CN1656681A - 采用脚开关/头开关的电路中急剧短路电流的调节 - Google Patents

Abstract

上拉和/或下拉晶体管电气连接到MTCMOS逻辑门的输出。当电路进入休眠模式时(例如解除声明高电压阈值头开关和/或脚开关)，使用上拉晶体管将所述输出上拉至已知的非浮动的电压电平，消除了既不具有脚开关也不具有头开关的连接电路汲取急剧短路电流。类似地，当下拉晶体管电气连接到MTCMOS逻辑门的输出时，当电路处于休眠模式时，输出被下拉至地电平或其它基准电平。作为在逻辑门的输出添加上拉或下拉晶体管的结果，输出被拉至已知的非浮动的电平，防止电气连接到逻辑门的输出的组件汲取急剧短路电流。

Description

采用脚开关/头开关的电路中的急剧短路电流的调节

                              背景

技术领域

本发明涉及CMOS电路。具体来说，本发明涉及对具有脚开关(footswitch)和/或头开关(headswitch)的CMOS电路中的急剧短路(crowbar)电流的调节。

说明

为了实现合适的电池寿命以及实现便携式电子设备的小型化，通常使用节电技术。由于数字电路，具体来说是数字CMOS电路中的功耗基本上与电源电压的平方成比例，因此实现低功耗性能的最有效的方法是标定(scale)电源电压。然而，为了将传播延迟保持恒定，必须成比例地降低器件的阈值电压。

不幸的是，阈值电压的降低会造成维持电流(stand-by current)的迅速增加，这是由于阈值以下的漏电流而造成的。换句话说，一般情况下作为流过“关断的”晶体管的电流的漏电流随着器件阈值电压的降低而呈指数形式增加。在IEEE固态电路杂志第30册第8号847-854页(IEEE Journal of Solid-State Circuits，Vol.30，No.8，p.847-854)(1995年8月)的Mutoh，S.等人的“利用多阈值电压CMOS的I-V电源高速数字电路技术”(I-V power supply high-speed digitalcircuit technology with multi-threshold-voltage CMOS)中详细描述了这种情况。

因此，诸如保持在低功率或待机模式的持续时间的蜂窝电话之类的设备具有增加的漏电流，从而在待机模式期间电池电源消耗增加。

图1是说明配置成降低漏电流量的示例性现有技术多阈值CMOS(“MTCMOS”)电路的示意图，尤其是对电源以及逻辑门的阈值电压已经降低的那些电路中的漏电流量。逻辑门可包括以任何配置的任何类型的逻辑门。例如，逻辑门可包括单个CMOS反相器。逻辑门还可包括任意数量的低电压阈值AND、NAND、OR、NOR、XOR和它们的组合，或其它逻辑门。示例性的MTCMOS电路100包括一个或多个低电压阈值(“LVT”)逻辑门110，逻辑门110电气连接到虚拟电源VDDV 102和虚拟地GNDV 104，而不是连接到实际电源VDD 106和实际地GND 108。在一个实施例中，VDD 106和GND 108是电池上的两个端子。例如，在蜂窝电话中，上述两个端子之间可具有0.5伏特至2.0伏特之间的电压差。

VDD 106电气连接到受高声明的(high asserted)休眠信号SL 116控制的高电压阈值头开关晶体管(“头开关”)112。当SL 116被解除声明(de-assert)时(例如SL 116为低)，头开关112的输出，即VDDV 102上的电压，实质上等于VDD 106。类似地，GND 108电气连接到受低声明的(low asserted)休眠信号 SL120控制的高电压阈值脚开关晶体管(“脚开关”)114。当 SL 120被解除声明时(例如， SL 120为高)，脚开关114的输出，即GNDV 104上的电压，实质上等于GND 108。在一种设计中， SL 120和SL 116从一公共信号得出，从而它们同时被声明。如此，头开关112和脚开关114同时导通和关断。

在休眠或待机模式期间，休眠信号SL 116和 SL 120被解除声明，引起头开关112和脚开关114关断。由于头开关和脚开关具有高阈值电压，就降低了从VDD106汲取的漏电流量。相反，如果不使用头开关和脚开关，在休眠模式期间，LVT逻辑门110电气连接到VDD 106和GND 108。从而，由于LVT逻辑门110相对泄漏，LVT逻辑门110从VDD 106消耗漏电流。

类似地，在活动模式期间，声明休眠信号SL 116和 SL 120，引起头开关112和脚开关114导通，以将VDDV 102和GNDV 104供给逻辑门110。因此，在活动模式期间，逻辑门就像直接连接到VDD 106和GND 108那样得到供电。从而，MTCMOS电路技术允许在休眠模式期间降低LVT逻辑门110的阈值电压，同时降低漏电流量。

不幸的是，即使当使用上述的MTCMOS技术使漏电流最小时，由于急剧短路电流，也会失去电力。一般来说，急剧短路电流是在P沟道和N沟道晶体管部分“导通”时的过渡期间引起的。从而，例如当CMOS反相器在逻辑门之间转变时，PMOS和NMOS晶体管导通短暂的时间，并且从VDD电压到地通过晶体管流过小电流。该电流通常在本领域中已知为急剧短路电流。

急剧短路电流可相对于逻辑状态转变的频率而随时间增加。随着急剧短路电流增加，还可能发生诸如电压尖脉冲、电迁移、焦耳热加热、以及电源电压阻尼振荡之类的不希望的其它现象。从而，急剧短路电流倾向于劣化诸如专用集成电路(ASIC)、处理器、可编程逻辑器件、或存储器之类的高速集成电路的性能，并导致某一设备的功耗增加。

虽然MTCMOS技术可以显著地降低CMOS电路中的漏电流量，但是仍然存在急剧短路电流。从而，参考图1，连接到输出118的任何逻辑门可能在电路100处于休眠模式期间汲取急剧短路电流。特别是，LVT逻辑门110的输出可能浮动，并使得链接到输出118的电路汲取急剧短路电流。

希望一种用于降低MTCMOS电路中的急剧短路电流的系统和方法。

                              概述

通过向MTCMOS逻辑门的输出添加上拉或下拉晶体管，来解决上述问题。

例如，当电路进入休眠模式(例如解除声明高电压阈值头开关和/或脚开关)时，使用上拉晶体管将输出上拉至已知的非浮动的电平。这就防止连接电路通过逻辑门的输出汲取急剧短路电流。特别是，这消除了既不具有脚开关也不具有头开关的连接电路汲取急剧短路电路。

类似地，当下拉晶体管电气连接到MTCMOS逻辑门的输出时，当电路处于休眠模式时，输出被下拉至地电平或其它基准电平。

作为在逻辑门的输出添加上拉或下拉晶体管的结果，输出被拉至已知的非浮动的电平，防止电气连接到逻辑门的输出的组件汲取急剧短路电流。

在逻辑门的输出使用上拉或下拉晶体管还可助于调试和测试电路。例如，当逻辑门处于休眠模式时，上拉或下拉晶体管确保输出被拉至已知的非浮动的电平。因此，在包含多个采用脚开关和/或头开关的逻辑门的电路中，在逻辑门的输出使用上拉或下拉晶体管确保了电路处于休眠模式时电路中没有任何节点是不确定的。

将理解到，根据本发明设计的MTCMOS电路可用于诸如移动电话、寻呼器、个人数字助理、笔记本计算机、或任何其它电子设备。

通过下述说明以及附图，本发明的这些和其它目的和特征将变得更为显而易见，附图中相同的参考标号表示相同或相似的元件。

                            附图简述

图1是说明示例性现有技术MTCMOS电路的示意图。

图2是说明通过头开关和脚开关供电的、并具有电气连接到上拉晶体管的输出的逻辑门的示意图。

图3是说明通过脚开关接地的、并具有电气连接到上拉晶体管的输出的逻辑门的示意图。

图4是说明通过脚开关接地的、并具有电气连接到上拉晶体管的输出的CMOS反相器的示意图。

图5是说明通过头开关供电的、并具有电气连接到下拉晶体管的输出的逻辑门的示意图。

图6是说明通过头开关供电的、并具有电气连接到下拉晶体管的输出的CMOS反相器的示意图。

                             详细说明

下面给出了各种实施例的详细说明。然而，本发明可用如权利要求所定义和覆盖的多种不同的方式实施。本发明比示例性描述的实施例更具普遍性，因此不限于特定的实施例，而是由所附的权利要求限定。

图2是说明通过头开关212和脚开关214供电的、并具有电气连接到上拉晶体管240的输出218的逻辑门210的示意图。头开关212包括高电压阈值PMOS晶体管，其栅极电气连接至高声明的休眠信号SL 216。如电子领域中所已知的那样，当栅极上的电压低或低于阈值时，PMOS晶体管导通，即从源极向漏极传导电流。从而，当SL 216为低时，头开关212导通，VDDV 202电气连接至VDD 206。类似地，当SL 216为高时，头开关212关断，并且VDDV 202与VDD 206隔离。

电路200的脚开关214包括高电压阈值NMOS晶体管，其栅极电气连接至低声明的休眠信号 SL 220。当栅极上的电压高时，例如高于阈值电压时，NMOS晶体管导通，即从源极向漏极传导电流。从而，到 SL 220为高时，脚开关214导通，GNDV204电气连接至GND 208。类似地，当 SL 220为低时，脚开关214关断，并且GNDV204与GND 208隔离。因此，休眠信号 SL 220提供了一种用于激活或停用电气连接到逻辑门210的脚开关214的手段。

此外，脚开关214提供一种用于将LVT逻辑门210与基准电压相隔离的装置，在该例子中，基准电压是GND 208。由于 SL 220和SL 216彼此反相，因此在图2的实施例中，头开关212和脚开关214同时导通和关断。更为具体地来说，当SL 216从高变为低时，头开关212导通，从而将VDDV 202电气连接到VDD 206，同时， SL220从低变为高，脚开关214导通，从而将GNDV 204电气连接到GND 208。以这种方式，当声明了SL 216时(即 SL 220变低而SL 216变高)，VDD 206和GND 208信号与LVT逻辑门210相隔离，从而逻辑门置于休眠模式。

如前所述，取决于解除声明 SL 220时逻辑门输出218的状态，输出218可能在休眠期间浮动。然而，在电路200中，通过使用上拉晶体管240来校正该问题。在电路200的实施例中，上拉晶体管240包括一PMOS晶体管，其栅极电气连接到 SL220。由于上拉晶体管240是由低声明的休眠信号 SL220驱动的PMOS型晶体管，因此当头开关212和脚开关214无效时(LVT逻辑门210处于休眠模式)，上拉晶体管240激活。具体来说，当声明SL 216时(例如 SL 220为低)，上拉晶体管240导通，从而电流在其源极和漏极之间流过，其中源极和漏极分别连接至VDD 206和输出218。结果，输出218上的电压电平被上拉至VDD 206的电平，防止浮动。因此，休眠信号 SL 220提供了一种用于激活上拉晶体管使得将输出218上的电压电平调节到已知的电压电平的手段。此外，上拉晶体管提供了一种用于将输出218上的电压电平调节到已知电压电平的装置。利用添加上拉晶体管240来使输出218上的电压稳定化，可把另一个门或器件连接到输出218而不会从输出218汲取急剧短路电流。

在其它实施例中，可通过使用下拉晶体管来代替上拉晶体管240来防止输出218浮动(见图5和6)。在这种情况中，当LVT逻辑门210处于休眠模式时，输出218被拉至地或其它基准电压。从而，下拉晶体管提供了用于将输出218的电压电平调节至已知电压电平的另一种装置。

图3是说明通过脚开关214接地的、并具有电气连接到上拉晶体管240的输出的逻辑门210的示意图。如图3所示，电路300使用NMOS脚开关214，但不使用头开关。如此，LVT逻辑门210直接从VDD 206汲取电压，通过脚开关214从GND208汲取基准电压。然而，类似于同时具有头开关和脚开关的电路100和200，当声明了SL 216时( SL 220为低)，逻辑门缺少一个完整的导通路径，从而实质上消除了LVT逻辑门210从VDD 206消耗漏电流。此外，由于NMOS晶体管一般比PMOS晶体管更快和更小，因此，仅具有脚开关214的电路一般具有更短的传播延迟，并需要更少的实际电路面积。

电路300还包括一个PMOS上拉晶体管240，其栅极电气连接到 SL 220。如上关于图2所讨论的那样，当声明了SL 216时，上拉晶体管240将输出218上拉至VDD 206。从而，当电路处于休眠模式时，防止了输出218浮动。

总而言之，图3的实施例在若干方面比诸如电路100之类的标准MTCMOS电路有优势。首先，电路300没有头开关，因此需要较少的电路面积。其次，通过仅仅使用NMOS脚开关214而不是PMOS头开关212，当声明和解除声明SL 216时，电路300可更迅速地在休眠模式和活动模式之间切换。最后，当声明了 SL 220，电路300处于休眠模式时，上拉晶体管240确保了输出218不会浮动，从而防止连接到输出218的组件汲取急剧短路电流。

图4是说明通过脚开关214接地的、并具有电气连接到上拉晶体管240的输出的CMOS反相器的示意图。如图4所示，LVT逻辑门210包括CMOS反相器。在该实施例中，CMOS反相器包括一个LVT PMOS晶体管410和一个LVT NMOS晶体管420，两者接收单个输入信号230。如此，当LVT PMOS晶体管410导通时，LVT NMOS晶体管420关断，反之亦然。LVT PMOS和NMOS晶体管410和420的每一个的输出端子电气连接以提供输出430。LVT PMOS晶体管410还电气连接到电压源VDD 206，使得当通过低输入230使LVT PMOS晶体管410导通时，输出430实质上等于VDD206。类似地，LVT NMOS晶体管420通过脚开关214电气连接到基准信号GND 208。从而，当通过高输入230使电路400处于工作模式(解除声明SL)，以及LVT NMOS晶体管420导通时，输出430实质上等于GND 208。类似地，当输入230为低时，LVT PMOS晶体管410在VDD 206和输出430之间建立了导通通路。同样，当输入230为高时，LVT NMOS晶体管420在GND 208和输出430之间建立了导通通路。

如上所述，LVT逻辑门210电气连接到用于在活动模式和休眠模式之间切换逻辑门的脚开关214。简而言之，当声明了SL 216时， SL 220为低，脚开关关断，逻辑门处于休眠模式。相反，当解除声明SL 216时， SL 220为高，脚开关导通，LVT逻辑门210处于活动模式。同样，仅使用脚开关(而不是头开关)可提供提高的切换速度，并且电路面积减少。

作为输入230的反相的输出430还电气连接到上拉晶体管240，以防止在逻辑门处于休眠模式时输出430浮动。上拉晶体管240的操作与上述关于图3所描述的相同。简而言之，当声明了SL 216时( SL 220为低)，逻辑门进入休眠模式，上拉晶体管240导通，从而将输出430上拉至VDD 206。由于在休眠模式期间防止输出430浮动，因此可把例如反相器450之类的其它逻辑门电气链接到输出430，而不会有不希望的急剧短路电流流过反相器450的危险。

图5是说明通过头开关212由VDD 206供电的、并直接连接到基准GND 208的LVT逻辑门210的电路500的示意图。如图5所示，电路500使用头开关212但不使用脚开关。如此，LVT逻辑门210通过头开关212从VDD 206汲取电压。类似于同时具有头开关和脚开关的电路100和200，当声明了SL 216时(SL 216为高)，逻辑门缺少完整的导通路径(由于头开关212关断，并将VDD 206与逻辑门210隔绝)，从而实质上消除了LVT逻辑门210从VDD 206消耗漏电流。

电路500还包括NMOS下拉晶体管510，其栅极电气连接到SL 216。当下拉晶体管510导通时，输出218被下拉至基准电压GND 208。具体来说，但通过声明SL216(SL 216为高)使逻辑门进入休眠模式时，NMOS下拉晶体管导通，从而在输出218和GND 208之间提供了导通通路。如此，输出218被下拉至已知的、非浮动的电压电平。

总而言之，图5的实施例可在若干方面比诸如电路100之类的标准MTCMOS电路有优势。首先，电路500没有脚开关，因此需要较少的电路面积。其次，当声明了SL 216，电路500处于休眠模式时，下拉晶体管510确保输出218不会浮动，从而防止连接到输出218的组件汲取急剧短路电流。

图6是说明通过头开关212连接到VDD 206的、并具有电气连接到下拉晶体管510的输出的CMOS反相器的电路600的示意图。如图6所示，LVT逻辑门210包括CMOS反相器，它包括LVT PMOS晶体管410和LVT NMOS晶体管420，两者都接收输入信号230。如上所讨论的那样，当输入230为低时，LVT PMOS晶体管410在VDD 206和输出430之间建立了导通通路，当输入230为高时，LVT NMOS晶体管420在GND 208和输出430之间建立了导通通路。

如上所述，LVT逻辑门210电气连接到用于在活动模式和休眠模式之间切换逻辑门的头开关212。简而言之，当声明了SL 216时(SL为高)，头开关212关断，将VDD 206与逻辑门210隔离，LVT逻辑门210处于休眠模式。相反地，当解除声明SL 216时(SL 216为低)，头开关212导通，将VDD 206与逻辑门210电气连接，LVT逻辑门210处于活动模式。与同时采用头开关和脚开关的电路相比，仅使用头开关212可减少电路面积。

作为输入230的反相的输出610还电气连接到下拉晶体管510，以防止在LVT逻辑门210处于休眠模式时输出610浮动。下拉晶体管510的操作与上述关于图5所描述的相同。简而言之，当声明了SL 216时(SL 216为高)，LVT逻辑门210进入休眠模式，下拉晶体管510导通，从而在输出610和GND 208之间提供电气连接，将输出610下拉至GND 208。由于在休眠模式期间防止输出610浮动，因此可把例如反相器450之类的其它逻辑门电气链接到输出610，而不会有不希望的急剧短路电流流过反相器450的危险。

本领域的技术人员将理解可使用各种不同的技术来表示信息和信号。例如，可通过电压、电流、电磁波、磁场或粒子、光场或粒子、或其组合来表示贯穿上述说明中的数据、指令、命令、信息、信号、位、码元、码片。

本领域的技术人员会进一步理解到可用电子硬件、计算机软件或其组合来实现这里所揭示的各种实施例中所描述的各种示例性的逻辑块、模块、电路和算法步骤。为了清楚地说明硬件和软件的可互换性，已经通过功能性的描述描述了各种说明性的组件、块、模块、电路和步骤。这些功能是按硬件实现还是按软件实现，这取决于强加于整个系统的特定的应用和设计局限。本领域的技术人员可对每种特定应用以各种方式来实现所描述的功能，但是各种实施决定不应被解释成对背离本发明的范围。

可用设计成执行这里所述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、离散门或晶体管逻辑、离散硬件组件、或其组合来实现或执行这里连同各种实施例所描述的各种说明性的逻辑块、模块、以及电路。通用处理器可以是微处理器，但作为替代，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实现为计算设备的组合，例如DSP与微处理器的组合、与一个DSP核心相联系的多个微处理器、一个或多个微处理器，或任何其它此类配置。

这里连同所揭示的实施例描述的方法或算法的步骤可直接以硬件或处理器执行的软件模块中实施，或采用两者的结合。软件模块可驻留于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CDROM、或本领域中所已知的其它形式的存储介质。示例性的存储介质电气连接到处理器，使得处理器能够对其读写信息。作为替代，存储介质可集成于处理器内。处理器和存储介质可驻留于ASIC中。ASIC可驻留于移动站、基站或基站控制器中。作为替代，处理器和存储介质可以是移动站、基站或基站控制器中的离散组件。

给出了所揭示的实施例的前述描述，以使得本领域的技术人员能够实施本发明。对于本领域的技术人员来说，对这些实施例的各种修改是显而易见的，可以把这里所揭示的一般原理运用于其它实施例，而不背离本发明的要旨和范围。从而，本发明不限于这里所揭示的实施例，而是应符合这里所揭示的最宽泛的范围。

Claims (28)

1.一种集成电路，其特征在于，包括：

包括基准端子和输出端子的逻辑门；

具有电气连接至所述基准端子的第一端子和电气连接至一基准信号的第二端子的脚开关；以及

电气连接至所述输出端子、用于在所述脚开关关断时将所述输出端子的电压电平调节到一已知电压电平的晶体管。

2.如权利要求1所述的集成电路，其特征在于，所述晶体管是电气连接到所述输出端子的用于将所述输出端子的电压电平提高到一已知电压电平的上拉晶体管。

3.如权利要求1所述的集成电路，其特征在于，所述晶体管是电气连接到所述输出端子的用于将所述输出端子的电压电平降低到一已知电压电平的下拉晶体管。

4.如权利要求2所述的集成电路，其特征在于，所述脚开关包括NMOS晶体管，所述上拉晶体管包括PMOS晶体管。

5.如权利要求4所述的集成电路，其特征在于，所述NMOS晶体管的阈值电压比所述逻辑门的阈值电压高。

6.如权利要求4所述的集成电路，其特征在于，还包括：

电气连接到所述脚开关和所述上拉晶体管、用于控制所述脚开关和所述上拉晶体管的休眠信号，当声明了所述休眠信号时，所述脚开关关断，而所述上拉晶体管导通。

7.如权利要求1所述的集成电路，其特征在于，还包括头开关，所述头开关包括电气连接到所述逻辑门的电压端子的第一端子和电气连接到一电压源的第二端子。

8.如权利要求1所述的集成电路，其特征在于，所述逻辑门包括CMOS反相器。

9.一种集成电路，其特征在于，包括：

包括电压端子和输出端子的逻辑门；

包括电气连接到所述电压端子的第一端子和电气连接到一电压源的第二端子的头开关；以及

电气连接到所述输出端子、用于在所述头开关关断时将所述输出端子的电压电平调节到一已知电压电平的晶体管。

到所述输出端子的用于将所述输出端子的电压电平提高到一已知电压电平的上拉晶体管。

10.如权利要求9所述的集成电路，其特征在于，所述晶体管是电气连接到所述输出端子的用于将所述输出端子的电压电平提高到一已知电压电平的上拉晶体管。

11.如权利要求9所述的集成电路，其特征在于，所述晶体管是电气连接到所述输出端子的用于将所述输出端子的电压电平降低到一已知电压电平的下拉晶体管。

12.如权利要求11所述的集成电路，其特征在于，所述头开关包括PMOS晶体管，所述下拉晶体管包括NMOS晶体管。

13.如权利要求12所述的集成电路，其特征在于，所述NMOS晶体管的阈值电压比所述逻辑门的阈值电压高。

14.如权利要求12所述的集成电路，其特征在于，还包括：

电气连接到所述头开关和所述下拉晶体管、用于使所述头开关和所述下拉晶体管导通和关断的休眠信号，当声明了所述休眠信号时，所述头开关关断，而所述下拉晶体管导通。

15.如权利要求9所述的集成电路，其特征在于，还包括脚开关，所述脚开关包括电气连接到一基准端子的第一端子和电气连接到一基准信号的第二端子。

16.一种多阈值CMOS电路，即MTCMOS电路，其特征在于，具有休眠模式和活动模式，并包括电气连接到一上拉晶体管的输出端子，所述上拉晶体管配置成在所述输出端子上保持已知的电压电平，同时所述MTCMOS电路处于休眠模式。

17.如权利要求16所述的MTCMOS电路，其特征在于，所述脚开关包括NMOS晶体管，所述上拉晶体管包括PMOS晶体管。

18.一种包括集成电路的电子设备，其特征在于，所述集成电路包括：

包括输出端子的逻辑门；

电气连接到所述输出端子的上拉晶体管；

用于将所述逻辑门与一基准电压相隔离的装置；以及

用于将所述输出端子上的电压电平调节到一已知电压电平的装置，其中所述隔离动作和所述调节动作实质上同时发生。

19.如权利要求18所述的电子设备，其特征在于，所述逻辑门包括CMOS逻辑门。

20.如权利要求18所述的电子设备，其特征在于，所述电子设备是无线电话机或寻呼器。

21.一种用于在逻辑门处于休眠模式时防止逻辑门的输出浮动的方法，其特征在于，所述方法包括：

提供电气连接至所述逻辑门的基准端子的脚开关，其中当所述脚开关关断时，所述休眠模式发生；

提供电气连接至所述逻辑门的输出端子的上拉晶体管；以及

当所述逻辑门处于休眠模式时，激活所述上拉晶体管。

22.如权利要求21所述的方法，其特征在于，所述逻辑门包括CMOS反相器。

23.如权利要求21所述的方法，其特征在于，所述脚开关包括NMOS晶体管，所述上拉晶体管包括PMOS晶体管。

24.一种用于防止逻辑门的输出端子的电压电平浮动的方法，其特征在于，包括：

提供电气连接至所述输出端子的上拉晶体管；

禁用连接至所述逻辑门的脚开关，其中所述禁用使得所述逻辑门与一基准电压相隔离；以及

激活上拉晶体管，使得将所述输出端子上的电压电平调节到一已知电压电平，其中所述激活动作和所述禁用动作实质上同时发生。

25.如权利要求24所述的方法，其特征在于，还包括：

禁用连接至所述逻辑门的头开关，其中所述禁用使得所述逻辑门与一电压源相隔离。

26.一种用于防止电气连接至多阈值CMOS电路的输出端子的组件汲取急剧短路电流的方法，其特征在于，所述方法通过激活电气连接至所述输出端子的晶体管，使得将所述输出端子的电压电平调节到大约一已知电压电平。

27.如权利要求26所述的方法，其特征在于，所述晶体管连接至提供所述已知电压电平的电压源，使得当所述晶体管激活时，所述输出端子上的已知电压电平实质上等于所述已知电压电平。

28.如权利要求26所述的方法，其特征在于，所述晶体管连接至一基准电压，使得当所述晶体管激活时，所述输出端子上的电压电平实质上等于所述基准电压的电压电平。

Images