CN1645810A - 提高fpga可靠性的局部复位方法与装置 - Google Patents

Abstract

本发明公开了一种提高FPGA可靠性的局部复位方法与装置，包括：错误状态寄存器、复位信号产生模块、复位实施控制模块和复位保持/取消模块；分析从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能模块的工作状态，若处于非正常状态，则判断该非正常状态是否必须通过复位进行解决，若是，则针对非正常状态划定局部复位的范围，并生成对划定复位单元的复位指令；复位指令发出后，在划定复位单元的一轮循环操作完成后的间歇时间进行复位。本发明一方面通过局部复位保证异常单元恢复正常工作，一方面将对整个系统的损害降到最低，一方面有力的保证了复位实施的可控性。提高了FPGA工作的可靠性。

Description

提高FPGA可靠性的局部复位方法与装置

技术领域

本发明涉及一种提高FPGA可靠性的局部复位方法及相应的装置。

背景技术

现代互联网的建立大多数基于7层OSI模型，如图1所示。它包括七个相互独立但又互相关联的层次，每一层都定义了一部分用于穿过网络传递信息的协议。每一层的输出都是下一层的输入，每一层对上一层的输出数据进行本层协议封装(或拆封)之后，再发送到下一层去。图2说明了利用网络在不同系统中进行数据传递的方法。当系统A要把数据送往远方的系统B时，必须借助于路由器1和路由器2来转发。系统A与系统B的局域网系统可能不一样，比方说它们分别属于以太网与权标环网，但是只要连接系统A的路由器1认识以太网、连接系统B的路由器2认识标权网，并且2个路由器使用相同的第三层网络协议，彼此能够相互转发数据，就可以将数据由系统A送到系统B。路由器收到帧后，会去掉帧的报头，检查IP报头中目的地的IP地址。然后路由器会到路由表中搜寻该目的地IP地址，并且在数据链路层帧封装数据，再将它送到适当的接口。

网络数据的传递和处理总是要穿越OSI模型的若干层，如图2所示，长距离数据传递总是通过第一层物理媒介进行，当需要对数据进行处理时，在一台机器上首先进行层次间的协议转换，串并转化等，再在相应的处理层完成数据的处理，最后将处理完成的数据还原为第一层的格式，继续传递下去直到抵达目的地。因而针对网络的应用发展出的形形色色的器件、系统、装置等常常都具有如图3所示的基本结构。第一层的串行数据在接入系统后首先在deserializer中进行串并转换，并送入缓冲区RX_BUFFER，后续的处理模块RX_processor提取缓冲区中数据做进一步处理(包括数据格式转换，总线宽度转换，电平类型转化等)后依照OSI相应层数据格式及时序的要求将数据送入处理逻辑PROCESSLOGIC。这个过程及其相关模块常被称为RECEIVER，它的定义为数据接收通路。与之对应的逆过程称之为TRANSMITTER，定义为数据发送通路，如图3所示。PROCESS LOGIC完成用户自定义的数据处理功能。这种结构是根据OSI七层模型自然而然应运而生的。它的好处是模块之间彼此独立，前级的输出就是后级的输入，彼此之间不发生太多关联，有时最多会加上一级数据缓存做缓冲。由于模块之间的相对独立性，每个模块只要正确接收从数据源输出总线来的数据，经过自身的处理后发送到后端输入总线即可，那么一旦发生错误也只是在该模块内部造成混乱，并不会影响其他模块的正常工作。此外，由于OSI模型定义了七层，完成一次数据包解析还原的完整过程要来回穿越十四层，实现它的模块往往不止十四层，这样在整个数据处理链路上就有很多的模块存在，进而可能出现问题的地方也就很多了。因此需要一种处理方法和装置，能够在某个处理单元出问题时自动修正错误但不影响数据链路上其他单元的正常工作，并把数据丢失的损失降到最低。

FPGA是网络通讯中常用的一种可编程器件。在微电子工业和设计手段迅猛发展的今天，硬件工程师有很多可选择的目标器件用于不同的实现方案。目的只有一个就是在成本、效益、开发时间、系统可靠性、系统先进性之间寻求综合最优值。随着技术知识的普及和设计操作手段的日益简便化，以往只有少数高级工程师才掌握的艰深技术，现在即使普通的工程师也能够运用自如，从而导致市场进入的技术门槛大大降低，公司之间技术上的竞争也日益激烈，这对开发时间的要求越来越低，更早的将产品投放市场往往也就意味着竞争中的巨大优势。FPGA、CPLD、ASIC等目标器件是网络处理中常有的选择，运用FPGA来实现系统功能不是最节省成本和最佳性能的方法，但是FPGA以其设计实现的简便性，兼容性，稳定性，可靠性，尤其是短的开发周期和丰富的内部资源仍然牢牢的占据了市场的一壁江山。

状态机在数字逻辑设计中作为逻辑功能块的控制器，它通过读取相关状态寄存器或判断是否满足某种切换条件来控制逻辑功能块工作在某种工作状态下。在确定的工作状态下对确定的数据完成确定的操作，实现系统的逻辑功能。

复位(RESET)是硬件电路设计中常用的操作。一旦系统复位，那么相关的寄存器恢复到初始值，相关的状态机恢复到初始状态，相关的存储区恢复到预设值，所有的操作被停止而且无法恢复，当复位完成后，系统在状态机控制下或根据状态寄存器状内容重新启动当前操作。

发明内容

针对上述现有网络处理过程中修复所存在的问题和不足，本发明的目的是提供一种提高FPGA可靠性的局部复位方法与装置。

本发明是这样实现的：一种提高FPGA可靠性的局部复位方法，包括以下步骤，

1)分析从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能模块的工作状态，若处于非正常状态，则判断该非正常状态是否必须通过复位进行解决，若是，则进入步骤2)；

2)针对所述非正常状态划定局部复位的范围，并生成对所述划定复位单元的复位指令；

3)所述复位指令发出后，在划定复位单元的一轮循环操作完成后的间歇时间进行复位。

进一步地，所述必须通过复位解决的问题包括状态机死锁，缓冲区非正常溢出，大量数据处理错误。

进一步地，所述划定的复位范围需保证复位后出现问题的相关单元都能恢复正常工作且复位对其他正常工作单元的影响最小。

进一步地，所述划定复位单元可以是一个模块或几个相关模块。

进一步地，所述复位单元可以是寄存器，状态机，存储空间或其相关单元组合。

进一步地，所述对局部单元的复位指令的优先级低于系统的复位指令的优先级。

一种提高FPGA可靠性的局部复位装置，包括，

错误状态寄存器，用于对从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能模块的工作状态进行监测，对必须通过复位进行解决的问题进行统计；

复位信号产生模块，用于根据错误状态寄存器统计的结果划定需要复位的具体单元，以产生相应的复位请求信号；

复位实施控制模块，用于控制复位操作的实施，决定是否以及何时进行具体的复位操作；

复位保持/取消模块，用于保持复位电平一定的周期，确保每个需要被复位的寄存器都完成复位，并在复位完成后使复位信号无效。

进一步地，所述错误状态寄存器还可以是某几个具体的状态寄存器的组合或独立设置的判断逻辑模块。

进一步地，所述划定复位单元是局部单元，可以是一个模块或几个相关模块。

进一步地，所述复位单元可以是寄存器，状态机，存储空间或其相关单元组合。

本发明通过对FPGA中的通信链路上所有功能模块的工作状态进行监测，对出现问题的模块进行判断，若必须通过复位进行解决，则依据合理的局部复位原则，按照3个功能模块划分的方法，在不中断整个系统正常工作的原则下，提供了一种局部错误自动复位的处理方法。一方面通过局部复位保证异常单元恢复正常工作，一方面将对整个系统的损害降到最低，一方面有力的保证了复位实施的可控性。提高了FPGA工作的可靠性。

附图说明

下面结合附图，对本发明作出详细描述。

图1是OSI模型数据处理结构示意图；

图2是网络通信模型结构示意图；

图3是本发明的结构示意图；

图4是本发明的网络处理系统结构示意图；

图5是本发明的RECEIVER链路复位实现结构示意图。

具体实施方式

本发明首先对从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能单元进行分析，确定可能发生错误的种类，并分析哪些错误必须要通过复位才能够加以解决。一般来讲，这些错误包括状态机死锁、缓冲区非正常溢出以及大量数据处理错误等等。对归纳出的每一种错误划定局部复位的范围，这个范围可能是单独一个单元，可能是相邻的某几个单元。复位范围的划定须保证复位后出现问题的相关单元都能恢复正常工作，还要尽量避免复位对其他正常工作单元的影响。由独立的判定逻辑或错误状态寄存器产生复位信号，其中，错误状态寄存器可以是相应功能单元自带的单独的状态寄存器，也可以是某几个状态寄存器的某种组合。本发明只在功能单元一轮循环操作完成后的间歇时间对其进行复位操作，或是相关模块一轮循环操作完成后的间歇时间进行复位操作，即尽量选取空闲时间完成。这是因为在数据通路中上级的输出就是下级的输入，相邻单元之间虽然彼此功能独立，但是通过数据总线发生联系，如果不等一轮操作循环完成就随时启动局部复位，可能会造成本应正常输出的数据产生错误，进而导致下级单元发生本不应发生的错误。

本发明的复位可以是单元自动完成，也可以是用户许可下地半自动方式完成，也可以是手动方式完成。自动方式指用户不参与局部复位操作的发起和实施，一旦系统设计完成，局部复位操作就确定下来该在何时触发，何时实施，用户没有自决权；半自动方式是指用户可以打开或禁用局部复位功能，当打开时，具体的实现与自动方式相同，当禁止时，系统不具备局部复位能力；手动方式指每当触发局部复位信号时，都将提示用户是否进行局部复位，用户可以通过相关的状态提示选择是否进行局部复位，这种措施保证了复位的可控性，因为一切都在用户掌握之中。但一个系统如果局部复位频繁的话，可能会给用户带来其他的困扰。

本发明复位且仅复位发生问题的单元或复位必须覆盖的单元，而不对链路上其他正常运行的模块进行复位，并力求对系统的影响最小，保证系统整体的稳定性。

如图3所示，本发明包括复位信号产生模块，用于根据某个错误状态寄存器、某几个状态寄存器的组合或独立的判断逻辑产生复位请求信号；复位信号产生模块的输出是复位请求信号，该信号有效表示现在满足复位的条件，请求系统根据复位实施控制模块自动/人工决定是否进行真实的复位操作。复位信号产生模块一般由组合逻辑来实现。复位实施控制模块，用于控制复位操作的实施，决定是否以及何时进行具体的复位操作；本发明根据局部复位处理的原则，满足复位的条件并不意味着一定要发生复位操作或立即进行复位操作，复位实施控制模块保证了复位过程的可控性及灵活性。复位实施控制模块一般由MUX单元来实现。复位保持/取消模块，用于保持复位电平一定的周期，确保每个需要被复位的寄存器都完成复位，并在复位完成后使复位信号无效。复位请求信号产生后何时进行真实的复位操作并不确定，这由复位实施控制模块决定。而在复位实施控制模块切实实施了复位后一般总是需要保持复位信号一段时间来确保每个需要复位的逻辑单元都能完成复位操作。从复位实施有效到复位结束这段时间的起始，复位信号产生模块并不知道，而在这期间复位请求信号必须持续有效，保证复位操作过程的正确执行。所以，复位请求信号不具备自动置无效的能力，需要外部逻辑告知复位信号产生模块复位已完成，再由复位信号产生模块使无效复位请求信号，完成一次复位操作的完整实施过程，这个外部逻辑就是复位保持/取消模块。复位保持/取消模块一般是由复位信号触发的计数器或n级寄存器缓冲来实现。

如图4所示，在RECEIVER链路上共用3个单元deserializer、RX_BUFFER、RX_PROCESSOR。deserializer是串并转换单元，其功能是将高速的串行(电)信号转换成并行的电信号。RX_BUFFER是缓冲单元，将并行数据按照并行总线的时序存入缓冲区供后级调用处理。RX_PROCESSOR是处理单元，从缓冲区中的数据中分离出数据包，以包为单元或以后端要求的格式发送给下级的处理单元，进行进一步的数据处理。PROCESSLOGIC是进一步数据处理单元，其内部也有与RECEIVER/TRANSMITTER链路类似的结构。

本发明以RECEIVER链路的三个单元为例进行具体实施过程进行详细描述。首先，分析三个单元发生错误的可能性。deserializer在进行串并转换过程中有时会发生串并转换错误，但是由于deserializer单元从结构上来说是流水线式的处理结构，偶尔的错误并不会影响到后面输入数据的处理，只要后续数据格式正确，deserializer单元总是能在错误发生后自动恢复正常操作，因而deserializer单元不由自身触发复位操作。RX_BUFFER是数据缓冲区，当后端单元进行数据处理发生大规模错误或异常时，往往是缓冲区由于某种原因造成存储数据大规模错误导致，因而将缓冲区作复位处理，清除链路上错误的数据，这也是业界惯常的方法。RX_PROCESSOR是处理单元，因为是处理单元往往是工作在状态机控制之下，一些设计上考虑不周的缺陷就可能导致系统死锁或异常，因而RX_PROCESSOR单元有必要进行复位操作。

其次，本发明针对不同错误导致复位操作的覆盖范围进行确定。针对RX_BUFFER错误，其覆盖范围应该是RX_BUFFER自身以及给RX_BUFFER提供输入数据的单元，在本例中就是deserializer单元，因为既然RX_BUFFER的输入数据有误，那么当然是deserializer单元的工作出了问题，因而在不得已复位RX_BUFFER单元的同时也要一并复位deserializer单元，来保证复位的有效性和完备性。针对RX_PROCESSOR单元的复位，由RX_PROCESSOR单元自己的错误控制状态寄存器产生，也只覆盖RX_PROCESSOR单元自己。因为，当RX_PROCESSOR的数据源RX_BUFFER中数据错误时，RX_PROCESSOR往往会报警指示输入数据错误，这是施行前级的复位操作；当RX_BUFFER中数据正常时，RX_PROCESSOR单元产生的错误是由RX_PROCESSOR单元自身的原因造成的，因而只需要复位RX_PROCESSOR单元即可，通过RX_PROCESSOR单元的局部复位，使得RX_PROCESSOR单元能重新工作在正常的工作状态下，从而使系统恢复正常。如图5所示，详细描述了本发明前述实施例的实现方法。在FPGA中间的B_RESET复位信号设计中，触发逻辑_B及D1、D2是复位信号产生模块，在触发逻辑_B中，当同时发生B1、B2错误或者发生B3错误时，触发一个复位请求信号REQUEST_B＝1，该信号由触发逻辑中的寄存器输出，在收到复位保持模块的高电平信号之前保持输出1不变。

MUX1、MUX2是复位实施控制模块，复位请求输出在经过两级MUX单元判决之后决定是否触发B_RESET。MUX1是用户判决，即用户决定是否实施复位操作，这样的设计增加了本发明应用的灵活性，当系统要求必须复位时，将用户判决输入固定为1即可。MUX2是系统判决，即在用户判决生效的基础上由系统决定何时进行复位。这样主要是为了在合理的时间实施具体的复位操作，保证复位实施对系统的影响最小，以及避免不必要的错误。系统判决条件的生成由单独的逻辑产生。

局部复位B_RESET产生后，一方面触发deserializer和RX_BUFFER的复位操作，一方面触发复位保持/取消模块的工作。

复位保持/取消模块往往通过计数器来实现，在本例中就是COUNTER_B和D3。在具体复位实施开始后开始计时，计时的依据是保证足够的复位时间使得复位操作被充分执行。具体可依靠详细的时序设计来完成。在本例中，COUNTER_B的初始值是0，在被B_RESET触发后，每个时钟周期自加1直到输出为3(二进制的11)时，生成一个复位取消信号给触发逻辑_B，触发逻辑_B根据这个信号在下一个时钟周期将寄存器输出的REQUEST_B使无效。而COUNTER_B则继续自加到0时，停止自加，并等待下次触发。REQUEST_B无效信号经过两级MUX传递到B_RESET，完成一次完整的局部复位过程。P_RESET局部复位信号的产生与B_RESET类似，不作过多论述，P_RESET导致的局部复位只覆盖RX_PROCESSOR单元。

此外，本发明为了更好的实现系统可控性及修复严重错误，往往增加单侧数据链路的整体复位，因为有时并不清楚错误究竟发生在链路的哪个部分或错误太严重导致整个链路无法正常工作。这样的信号常命名为TX_RESET和RX_RESET。RX_RESET局部复位发生时，deserializer、RX_BUFFER、RX_PROCESSOR单元全部复位，但serializer、TX_BUFFER、TX_PROCESSOR单元并不复位，因为这样可以保证了出问题的一侧通路能够恢复正常。同样地，本发明的TX_RESET和RX_RESET也属于局部复位，可按前述方式实现即可。不过往往这两个信号由用户强制产生而非自动触发，因为这两个信号的破坏力很大，会造成一侧通路的所有数据丢失。D6、D8、D9三个或门将SYSTEM_RESET，RX_RESET，B_RESET，P_RESET组合输出。

本发明FPGA中的复位是对寄存器、状态机、存储空间等的复位，根据FPGA结构的特点，这些复位归根结底都是对寄存器的复位。因此，本发明的局部复位信号的优先级要低于系统复位信号的优先级，反映在代码中就是局部复位信号应该嵌套在系统复位信号的下级，而一定不能设计在同一级中，并且局部复位信号自身也受系统复位信号的影响，当系统复位时，局部复位信号线也恢复初值(无效)，反之，系统复位信号的产生与局部复位没有关系，前者不受后者的影响。

这样，本发明实现了针对个别单元的局部复位，在不中断整个系统正常工作的原则下，提供了一种局部错误自恢复的处理方法及装置，提高了系统的可靠性和稳定性。

Claims (10)

1、一种提高FPGA可靠性的局部复位方法，包括以下步骤，

1)分析从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能模块的工作状态，若处于非正常状态，则判断该非正常状态是否必须通过复位进行解决，若是，则进入步骤2)；

2)针对所述非正常状态划定局部复位的范围，并生成对所述划定复位单元的复位指令；

3)所述复位指令发出后，在划定复位单元的一轮循环操作完成后的间歇时间进行复位。

2、如权利要求1所述的提高FPGA可靠性的局部复位方法，其特征在于，所述必须通过复位解决的问题包括状态机死锁，缓冲区非正常溢出，大量数据处理错误。

3、如权利要求1所述的提高FPGA可靠性的局部复位方法，其特征在于，所述划定的复位范围需保证复位后出现问题的相关单元都能恢复正常工作且复位对其他正常工作单元的影响最小。

4、如权利要求1至3中任一权利要求所述的提高FPGA可靠性的局部复位方法，其特征在于，所述划定复位单元可以是一个模块或几个相关模块。

5、如权利要求4所述的提高FPGA可靠性的局部复位方法，其特征在于，所述复位单元可以是寄存器，状态机，存储空间或其相关单元组合。

6、如权利要求4所述的提高FPGA可靠性的局部复位方法，其特征在于，所述对局部单元的复位指令的优先级低于系统的复位指令的优先级。

7、一种提高FPGA可靠性的局部复位装置，包括，

错误状态寄存器，用于对从RECEIVER数据接收到TRANSMITTER数据发送整个链路上所有功能模块的工作状态进行监测，对必须通过复位进行解决的问题进行统计；

复位信号产生模块，用于根据错误状态寄存器统计的结果划定需要复位的具体单元，以产生相应的复位请求信号；

复位实施控制模块，用于控制复位操作的实施，决定是否以及何时进行具体的复位操作；

复位保持/取消模块，用于保持复位电平一定的周期，确保每个需要被复位的寄存器都完成复位，并在复位完成后使复位信号无效。

8、如权利要求7所述的提高FPGA可靠性的局部复位装置，其特征在于，所述错误状态寄存器还可以是某几个具体的状态寄存器的组合或独立设置的判断逻辑模块。

9、如权利要求7所述的提高FPGA可靠性的局部复位装置，其特征在于，所述划定复位单元是局部单元，可以是一个模块或几个相关模块。

10、如权利要求7所述的提高FPGA可靠性的局部复位装置，其特征在于，所述复位单元可以是寄存器，状态机，存储空间或其相关单元组合。

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