CN1641877A - Ic、ic上的随机存取存储器和保持ic中性能的方法 - Google Patents
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Abstract
一种集成电路(IC)、在IC上的随机存取存储器以及中和器件浮体效应的方法。浮体效应监视器监视电路/阵列活动，并选择性地提供表示没有活动的浮体效应的指示，包括从最近的活动或存储器存取之后经过的时间。脉冲产生器根据没有活动的指示产生中和脉冲。中和脉冲分配电路将中和脉冲传送到电路路径中的块或阵列单元。
Description
技术领域
本发明涉及高性能的集成电路(IC)，特别涉及在高性能IC中减少体效应。
背景技术
体硅场效应晶体管(FET)形成在硅芯片或晶片的表面上。在通常称作CMOS的绝缘栅FET技术中，硅晶片或衬底为一种导电类型，例如P型，在P型晶片中形成第二导电类型的区域或阱，例如N型。N型FET(NFET)形成在P型晶片的表面上，P型FET(PFET)形成在N阱的表面上。通常为零伏(0.0V)或地(GND)的第一偏压施加到衬底以偏置NFET，通常为电源电压(Vhi)的第二偏置电压施加到N阱。衬底和N阱偏置电压有助于稳定各FET的电特性，包括提高阈值电压(VT)和器件电流稳定性。改变器件偏置改变了器件特性，增加/降低了器件VT并降低/增加了器件工作电流，取决于各改变的量值和方向。对于这些现有技术的体晶体管技术，通过减小特征尺寸或“按比例缩小”可以提高性能。
晶体管和电路性能提高同样受益于绝缘体上硅(SOI)的发展，在绝缘体上硅中，分开的FET形成在表面硅层中。然而，通常SOI FET没有偏置，所以受到已知的本体效应和历史(history)效应的影响。
图1通过可以是NFET或PFET的单个FET 52示出了现有技术的SOI晶片的剖面图。FET 52形成在薄硅表面层54中，通过掩埋的氧化物(BOX)层58与下面的硅衬底56隔开。在通常复杂的一系列掩膜步骤中，通过穿过表面层54蚀刻浅沟槽并用氧化物50填充浅沟槽以将岛(例如，60)相互隔离，来形成SOI岛60。这种类型的隔离通常称做浅沟槽隔离(STI)。STI用于将形成在岛上的电路相互隔离开，同样将形成电路的FET相互隔离开。栅极氧化物层62形成在硅岛60的表面上。栅极64被构图并形成在器件位置处。在形成轻掺杂的扩散区(未示出)或在栅极边界具有源漏扩展(未示出)之后，如果需要，例如，使用标准的注入和扩散步骤限定源/漏区66。对于每个器件52，无论是NFET或PFET，硅本体中的源/漏区66分别形成了固有的横向双极晶体管，即PNP或NPN。一旦形成了源漏区，金属接触(未示出)选择性地形成在源/漏区66，用于将布线电路连接在一起。
理想地，薄硅表面层54不厚于在一对源/漏区66之间形成沟道68所需要的厚度。然而，实践中，硅表面层54厚于FET沟道层68的深度，如该例中所示，厚于器件源/漏扩散66。在FET的沟道层68下面的未反型层70中捕获的电荷可以降低FET阈值，当器件截止时引起器件泄露，例如亚阈值泄露。而且，降低器件的阈值改变了器件的工作特性，例如使得难以使器件截止。在三路(three way)NAND栅极中，例如，位于两个如NFET的截止器件之间的导通器件中电荷聚集。具有由捕获的电荷无意地降低了阈值的器件的逻辑门偶尔工作得比通常，即没有电荷被捕获时，快。由此，特定的路径会显示出由捕获的电荷造成的偶然的竞争情况。称作部分耗尽的SOI(PD-SOI)提供了针对电荷捕获的一个解决措施。PD-SOI器件具有较低的器件结电容并显示出对升高的本体电位显著较低的动态阈值敏感性。
然而，即使对于PD-SOI器件，当漏和源为相同电位且器件截止任何时间长度时，特别是，当器件硬截止(hard off)(例如，对于NFET，当Vgs＝Vgd＝-Vdd时)时，器件本体趋于放电直到器件结导通时稍稍正向偏置。(没有偏置时，在结阻挡电压电位，器件本体达到稳定状态。)对于放电的器件本体，器件结电容最大。所以，当器件的源急剧下拉时，截止器件相当于容性分压器。最初，Vhi基本上在2个近似相同的结电容，即器件源和漏结之间分压。(对于截止器件，栅极电容最小，因此可以忽略。)由此，加在源结上的电压正向偏置该结直到充分地容性充电/放电，而这通常通过固有的双极晶体管发生。以上介绍的为P.F.Lu等人的“Floating BodyEffects in Partially-depleted SOI CMOS Circuits”，IEEE J.Solid StateCircuits，32卷，1241-1253页，1997年8月。源电容放电电流(即双极基极电流)被放大，由此由固有的双极晶体管提供的电流趋于被抵消，在一定程度上将源拉低的速度变慢。
在任何电路中，从正向偏置的器件源结的泄露电流的程度取决于多种因素，包括固有双极器件的增益、器件阈值电压、每种器件的源结电容、截止或应力电压电平(即，Vdd)以及连接在一起的截止器件的数量。由此，逻辑开关速度取决于器件历史，相对于另一周期，稳定状态的截止器件将一个周期中的特定逻辑阶段变慢20-30％，即相同的器件仅过渡地处于截止状态中。例如具有几个并联的这种截止器件的传输门(pass gate)多路转换器(Mux)对该浮体效应双极开关电流特别敏感，因此会受到随机慢传送延迟的影响。级(stage)之间传输门耦合的多级锁存器或寄存器，例如流水线寄存器会处于相同的状态几个周期，在传输门的两侧为高。时钟选通技术用来断电/暂停芯片部分会在寄存器中充分显示出本体效应，使其恢复变慢。当相同列或位线中的多个单元设置得相同时，由于浮体效应，存储器阵列和特别是静态随机存取存储器(SRAM)具有偶尔长的存取时间。在一些浮体条件下，与半选定的SRAM单元共享相同位线的其它单元的双极电流(即，在选定的字线上但是在未选定的列中的单元)会不小心开关半选定的单元。
因此，对于致密封装的SOI电路，例如存储器阵列，这些浮体效应产生了严重的设计问题。会产生间歇问题，例如偶尔的关键路径失效、假读取错误的数据或者随机的单元失效。这些类型的间歇问题众所周知难以识别和诊断。所以，浮体效应使器件和电路不一致，导致难以识别偶尔的芯片失效，有时表征为“软失效”。
由此，需要降低电路对浮体效应的敏感性。
发明内容
本发明的一个目的是降低集成电路(IC)对浮体效应的敏感性；
本发明的另一个目的是降低IC中的本体效应电荷聚集；
本发明的另一个目的是降低关键路径对浮体效应的敏感性；
本发明的另一个目的是降低存储器阵列对浮体效应的敏感性。
本发明涉及集成电路(IC)，IC上的随机存取存储器以及中和器件浮体效应的方法。浮体效应监测监测器电路/阵列活动并选择性地提供浮体效应显示不活动的指示，包括最近的活动或存储器存取之后的时间推移。脉冲发生器响应于不活动的指示产生中和脉冲。中和脉冲分配电路将中和脉冲传送到电路路径中的块或阵列单元。
附图说明
从下面参考附图对本发明优选实施例的详细介绍中，可以更好地理解以上和其它目的、方案及优点，其中：
图1通过单个FET示出了现有技术的SOI晶片的剖面图；
图2A示出了根据本发明的优选实施例具有本体效应补偿的信号路径的一个例子；
图2B示出了时钟CMOS逻辑门的一个例子，提供了时钟AND-OR-反相逻辑功能并修改以允许浮体效应电荷放电或中和；
图2C为用于图2A的信号路径的中和时序的时序图的一个例子；
图3A示出了根据本发明的优选实施例具有本体效应补偿的随机存取存储器(RAM)的一个例子；
图3B示出了RAM中单个静态RAM(SRAM)单元的示意图；
图3C示出了用于RAM的中和时序的时序图的一个例子；
图4示出了根据本发明的优选实施例监视和降低本体效应充电的流程图。
具体实施方式
现在参考附图，更具体地，图2A示出了根据本发明的优选实施例具有本体效应补偿的信号路径100的一个例子。信号路径100包括多个组合逻辑块102-1、102-2、102-3、102-4、…、102-n。每个逻辑块102-1、102-2、102-3、102-4、…、102-n连接到相应的移位寄存器级104-1、104-2、104-3、104-4、…、104-n，每一个为特定逻辑路径的测试寄存器的一部分。多路转换器(MUX)106提供到第一移位寄存器级104-1的扫描输入。例如，用于内建自测试(BIST)的测试电路108为多路转换器106提供测试数据输入。由此，在本例中，示出的每个移位寄存器级104-1、104-2、104-3、104-4、…、104-n具有到对应的逻辑块102-1、102-2、102-3、102-4、…、102-n的输入104I和输出104O。到多路转换器106的其它输入是由本体电荷监视电路110和脉冲产生器112产生的本体效应中和或放电脉冲。
本体电荷监视器110可以是任何合适的电荷监视电路，例如Hsu等人的美国专利No.6,078,058中介绍的，题目为“SOI Floating Body ChargeMonitor Circuit and Method”，转让给本发明的受让人，这里作为参考引入。脉冲产生器112可以是任何合适状态的现有脉冲产生器电路。逻辑块102-1、102-2、102-3、102-4、…、102-n一般表示任何合适的逻辑门、电路、宏等，为特定的应用提供合适的逻辑功能，其中n由名义上的块延迟和路径的时钟周期确定。移位寄存器级104-1、104-2、104-3、104-4、…、104-n可以是任何合适的锁存器或寄存器级。特别是，移位寄存器级104-1、104-2、104-3、104-4、…、104-n可以是所显示的测试扫描寄存器串(string)的一部分，每个可以是适当修改的典型水平灵敏度扫描设计(LSSD)锁存器。
而且，如图2B的例子所示，可以专门修改逻辑块102-1、102-2、102-3、102-4、…、102-i、…、102-n以允许浮体效应电荷放电或中和。由此，在本例中，示出了时钟CMOS逻辑门102-i，提供时钟AND-OR-反相逻辑功能。互补时钟对在NFET 1020和1022的栅极为真并与PFET 1024的栅极互补。第一互补逻辑信号对提供到NFET 1026和1028的栅极。第二互补逻辑信号对提供到NFET 1030和PFET 1032的栅极。第三逻辑信号提供到NFET 1034。设置信号提供在到NFET 1022、1024、1026、1028、1030和1034的本体的设置输入1036处。对于该例，只要本体电荷监视器110确定了门102-i已休眠(即，NFET 1026和1028的栅极的时钟保持低，PFET1024的栅极的时钟互补保持高)足够的时间，本体电荷已达到稳定的状态并会影响门102-i性能；设置信号提供在设置输入1036以在时钟到达之前将NFET 1022、1024、1026、1028、1030和1034的本体放电。应该注意，时钟CMOS逻辑门102-i显示为本发明应用到任何逻辑门的代表性例子，并非限定性的。应用到时钟CMOS逻辑门102-i的本体放电可以同样应用到任何逻辑门。还应该注意施加到设置输入1036的设置信号不必是用于特定技术与逻辑有关的电压，但是相反可以是对于连接的FET足以将任何本体电荷放电的信号。
图2C为图2A的信号路径100的放电或中和时序的时序图的一个例子。通过公共时钟114为每个移位寄存器级104-1、104-2、104-3、104-4、…、104-n、本体电荷监视器110和脉冲产生器112提供时钟。对于已受本体效应影响的逻辑块102-1，102-2，102-3，102-4，…，102-n，只要数据路径空闲足够的时间周期，本体电荷监视器110将提供该效应的指示。据此，脉冲产生器112将产生中和脉冲116。从脉冲产生器112输出的中和脉冲116通过多路转换器106到达第一移位寄存器级104-1，并开始通过移位寄存器级104-1、104-2、104-3、104-4、…、104-n传输。随着每个连续的时钟周期，中和脉冲传输到相应的移位寄存器级104-1、104-2、104-3、104-4、…、104-n中的一个。随着脉冲通过每个移位寄存器级104-1、104-2、104-3、104-4、…、104-n，它使每个相应的逻辑块102-1，1 02-2，102-3，1 02-4，…，102-n进入中和模式。中和脉冲宽度为几个时钟周期长，并且足够长，以充分放电路径逻辑块102-1，102-2，102-3，102-4，…，102-n。而且，在每个中和脉冲期间和在每次路径被激活时，复位本体电荷监视器110，并且在脉冲或激活结束后重新开始监视。在中和模式中，每个逻辑块102-1，102-2，102-3，102-4，…，102-n暂时切换受到本体效应影响的任何器件的器件偏置条件，从而正常化任何这种器件，以最小化本体效应。由此，随后当逻辑信号正常传输通过逻辑路径100时，路径延迟更接近正常，而不是比正常更快或更慢。
图3A示出了根据本发明的优选实施例具有本体效应补偿的随机存取存储器(RAM)的一个例子。图3B是在RAM 130中的单个单元132，即在本实例中的静态RAM(SRAM)单元132的示意图。图3C是用于RAM 130的中和时序的时序图的一个例子。RAM阵列134以行或字线，例如，136，和位线对，例如，140、142，的列138的方式组织。在本实例中，每列为4位宽。字译码逻辑144选择M个字线136中的一个。在任何存取中，列选择逻辑146提供位选择，以选择列138中的一个中的传输门对148-0、148-1、148-2、148-3。列选择逻辑146还包括在中和周期期间选择列的逻辑，例如，依次选择N列中的每一个的计数器。对于图2A的信号路径100，RAM 130包括本体电荷监视器电路110’和产生本体效应中和脉冲的脉冲产生器112。只要RAM 130保持未存取的时间足够长，对于受本体效应影响的单元132就产生本体效应中和脉冲。另外，在本例子中，本体电荷监视器电路110’为与每个位相应的放电对152-0、152-1、152-2、152-3提供中和控制信号150。
如在图3B所看到的，SRAM单元132本质上是连接在一对字线传输门164、166之间的一对交叉耦合的反相器160、162。当交叉耦合的反相器160、162设置为一种状态时存储一(例如，160提供高)，在另一个状态时存储零(162提供高)。字线传输门164、166连接在交叉耦合的反相器160、162和位线对，例如，140、142，之间。字线136打开和关闭传输门对164、166，以选择或不选择单元132。任何时刻，在一列中，即，在同一个位线对140、142之间的一位中的多个单元132可以处于相同的逻辑状态，即，全部存储的是全一或全零。通常，在该位线对140、142上的单元132中的一半为硬关断，并且已经稳定。在没有存取的足够长时间之后，即，字线136保持低，在每个单元132中的一个传输门164或166硬关断，并且受上述本体效应的影响。当写入在同一个位线对140、142上的单元时，一侧被拉低，包括其余未选择单元的连接单元的硬关断侧将正常的输出过渡双极电流，即，表现出本体电荷效应，并使单元存取变慢。与此相比，对于优选的RAM 130已经中和了本体效应电荷的至少一部分，存取将不受本体效应的影响。
图3C是用于例如图3A的RAM 130的RAM的中和时序的时序图的一个例子。本质上，在中和周期期间，列选择逻辑146通过相应的传输门对148-0、148-1、148-2、148-3依次选择阵列的列138，通过放电对152-0、152-1、152-2、152-3进行中和，从而放电在单元130中的硬关断传输门，并限制该放电的切换电流。因此，如图2C的例子，由例如局部产生的公共时钟(未示出)为每个本体电荷监视器110’、脉冲产生器112和列选择逻辑146提供时钟。只要数据路径空闲足够的时间周期，对于在传输门164、166中建立的本体效应电荷，本体电荷监视器110’将提供这种效应的指示。据此，脉冲产生器112将产生传送到列选择逻辑146的脉冲170。随后，通过对应于列138的适当的脉冲172-1、172-2、172-3、172-4、…、172-n选择N列中的每一个。一致地，对于第一个脉冲，中和控制信号150接通为每一对位线140、142提供到地的路径的放电对152-0、152-1、152-2和152-3。中和脉冲174的宽度为一个周期长，监视和中和被正常的存取中断。随后，当正常的RAM存取重新出现时，存取正常进行，不受本体效应的影响。
图4示出了根据本发明的优选实施例监视和降低本体效应充电的流程图180。首先，在每次RAM存取或逻辑电路活动之后，当监视电路开始/重新开始监视电路活动时，在步骤182开始监视。在步骤184，当经过足够的时间时，监视电路提供本体效应充电的指示。据此，在步骤186，脉冲产生器提供中和脉冲。在步骤188，依次选择要中和的列，或者脉冲传送到电路路径中的逻辑块。在步骤190中，中和在选中的列/块中的本体效应电荷。在步骤192中，如果还有未选择的列/块，则回到步骤188，选择下一个列/块。否则，在步骤192中，一旦已经选择并且中和了全部列/逻辑块，或者在任何时刻，存取阵列或出现电路活动，监视在步骤182重新开始。
有利的是，中和在敏感电路中的本体效应电荷，减少偶然的芯片失效或软故障。
虽然根据优选实施例介绍了本发明，本领域的技术人员将认识到，本发明可以在附带的权利要求书的精神和范围内对本发明进行修改。
Claims (26)
1.一种集成电路(IC)，包括：
至少一个对浮体效应敏感的电路路径；
本体效应监视器，监视所述至少一个电路路径的电路活动，在被监视的电路不活动时选择性地提供所述本体效应充电的指示；
脉冲产生器，根据所述浮体效应的指示产生中和脉冲；以及
中和脉冲分配电路，为所述电路路径中的块提供所述中和脉冲。
2.根据权利要求1的IC，其中所述电路路径是逻辑信号路径，所述块是逻辑块。
3.根据权利要求2的IC，其中所述中和脉冲分配电路是包括多个移位寄存器锁存器的移位寄存器。
4.根据权利要求3的IC，其中所述中和脉冲通过所述多个移位寄存器锁存器依次移位。
5.根据权利要求3的IC，所述IC还包括：
测试电路，选择性地提供测试数据，用来测试所述块；以及
多路转换器，选择性地将来自所述测试电路的数据和来自所述脉冲产生器的中和脉冲传送到所述移位寄存器。
6.根据权利要求1的IC，其中所述电路路径是随机存取存储器，所述块是存储器阵列中的存储器单元。
7.根据权利要求6的IC，其中所述中和脉冲分配电路是列译码器，用于选择要放电的列。
8.根据权利要求7的IC，所述IC还包括：
列选择，在所述阵列中选择位线；以及
列放电电路，放电所述列选择选择的位线。
9.根据权利要求8的IC，其中所述本体效应监视器为所述列放电电路提供中和控制信号，所述列放电电路根据所述中和控制信号放电选择的所述位线。
10.一种集成电路(IC)，包括：
至少一个对浮体效应敏感的电路路径，所述电路路径包括多个逻辑块；
本体效应监视器，监视所述至少一个电路路径的电路活动，在被监视的电路不活动时选择性地提供所述浮体效应的指示；
脉冲产生器，根据所述浮体效应电荷的指示产生中和脉冲；
测试电路，选择性地提供测试数据，用来测试所述逻辑块；
多路转换器，选择性地传送来自所述测试电路的数据和来自所述脉冲产生器的中和脉冲；以及
中和脉冲分配电路，接收选择的所述测试数据和所述中和脉冲，并将收到的所述测试数据和所述中和脉冲传送到所述电路路径中的所述逻辑块。
11.根据权利要求10的IC，其中所述中和脉冲分配电路是包括多个移位寄存器锁存器的移位寄存器。
12.根据权利要求11的IC，其中所述中和脉冲通过所述多个移位寄存器锁存器依次移位。
13.根据权利要求12的IC，其中所述移位寄存器是测试寄存器。
14.一种随机存取存储器(RAM)，包括：
存储器阵列，包括以多个行和列排列的多个存储器单元；
字译码器，根据存储器位置存取请求选择识别所述行中的一个的字线；
列译码器，根据所述存储器位置存取请求提供列选择信号；
列选择，根据所述列选择信号选择一列；
脉冲产生器，根据所述浮体效应的指示产生中和脉冲；
中和脉冲分配电路，为所述列译码器选择性地提供所述中和脉冲，作为所述存储器位置存取请求；以及
列选择放电，放电由所述列选择选择的相应阵列的列中的位线。
15.根据权利要求14的RAM，其中每个所述列包括多个所述位线。
16.根据权利要求15的RAM，其中所述列选择是多个传输门对，每个所述传输门对连接到所述多个位线中的一个。
17.根据权利要求15的RAM，其中所述列选择放电是多个场效应晶体管(FET)对，每个所述场效应晶体管对连接到多个所述传输门对。
18.根据权利要求17的RAM，其中所述多个存储器单元为静态RAM(SRAM)单元。
19.一种保持集成电路(IC)的性能的方法，所述方法包括：
a)监视所述至少一个电路路径的电路活动，并选择性地提供所述浮体效应的指示；
b)根据所述浮体效应的指示产生中和脉冲；
c)为在所述电路路径中的块选择性地提供所述中和脉冲；以及
d)中和在每个选择的所述块中的所述浮体效应。
20.根据权利要求19的方法，其中在逻辑路径中针对所述浮体效应监视电路活动，并且选择性地提供所述中和脉冲的步骤(c)包括在来自测试电路的测试数据和所述中和脉冲之间进行选择。
21.根据权利要求20的方法，其中选择性地提供所述中和脉冲的步骤(c)还包括从前一个块中和电路接收所述中和脉冲并将所述中和脉冲传送到后一个块中和电路。
22.根据权利要求19的方法，其中针对所述浮体效应监视的电路活动为存储器存取，并且选择性地提供所述中和脉冲的步骤(c)包括当保持所有未选择的存储器字线时，选择单元列。
23.根据权利要求22的方法，其中选择性地提供所述中和脉冲的步骤(c)还包括依次选择每个所述单元列。
24.根据权利要求23的方法，其中选择性地提供所述中和脉冲的步骤(c)还包括将每个选择的所述单元列的列线接地。
25.根据权利要求22的方法，其中在存储器位置存取之后开始监视电路活动的步骤(a)。
26.根据权利要求25的方法，其中在每个所述存储器位置存取之后重新开始监视电路活动的步骤(a)。
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