CN1618061A - 功能性流水线 - Google Patents

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Abstract

一种用于在划分以简化高性能数据处理的功能性流水线中使用多个硬件环境和程序设计引擎的系统和方法。该系统和方法包括并行处理器，其分配用于处理数据的系统功能，所述系统功能包括支持多个环境的程序设计引擎，所述多个环境被设置成由功能性流水线控制单元来提供功能性流水线，所述功能性流水线控制单元传递程序设计引擎当中的功能性数据。

Description

功能性流水线
背景技术
本发明涉及功能性流水线。
并行处理是计算系统并发事件的信息处理的高效形式。同顺序处理相反，并行处理要求许多程序的并行执行。在并行处理的环境下，并行性(parallelism)涉及同时做一件以上的事。与在单个站上顺序执行所有任务的串行范例或者在专门的站上执行任务的流水线机不同，对于并行处理而言，它提供许多站，每个站都能够同时执行和完成各种任务及功能。许多站同时且独立地在相同或公共的单元上执行计算任务。因此，并行处理解决了各种类型的计算任务，并且某些问题适于通过应用几个指令处理单元和几个数据流来解决。
附图简要说明
图1是处理系统的框图。
图2是图1的处理系统的详细框图。
图3是图1的处理系统的程序设计引擎的框图。
图4是图1的处理系统的功能性流水线单元的框图。
图5是举例说明图1的处理系统的细节的框图。
详细说明
体系结构：
参照图1，计算机处理系统10包括并行的、基于硬件的多线程网络处理器12。基于硬件的多线程处理器12耦合于存储系统或存储资源14。存储系统14包括动态随机存取存储器(DRAM)14a和静态随机存取存储器14b(SRAM)。处理系统10特别是对那些能够分割成并行子任务或功能的任务有用。具体地说，基于硬件的多线程处理器12对面向带宽而非面向等待时间的任务有用。基于硬件的多线程处理器12具有多个功能性微型引擎或程序设计引擎16，它们每一个都具有多个同时活动且独立处理特定任务的硬件受控线程。
每一个程序设计引擎16都在硬件上保持有程序计数器以及与这些程序计数器相关联的状态。实际上，相应的环境或线程集合可以同时在每个程序设计引擎16上是活动的，不过事实上一时只有一个能操作。
在本示例中，在图1中举例说明了八个程序设计引擎16a-16h。程序设计引擎16a-16h中的每个引擎处理八个硬件线程或环境。八个程序设计引擎16a-16h利用共享资源来进行操作，所述共享资源包括存储资源14和总线接口(未示出)。基于硬件的多线程处理器12包括动态随机存取存储器(DRAM)控制器18a和静态随机存取存储器(SRAM)控制器18b。DRAM存储器14a和DRAM控制器18a通常用来处理大量的数据，例如，处理来自于网络分组的网络净载荷。为了低等待时间和快速访问任务，例如，访问查找表、访问核心处理器20的存储器等等，而在网络实施方案中使用SRAM存储器14b和SRAM控制器18b。
八个程序设计引擎16a-16h根据数据的特性来访问DRAM存储器14a或者SRAM存储器14b。由此，将低等待时间、低带宽数据存储在SRAM存储器14b中并且从该SRAM存储器中取出这些数据，然而，将对其来说等待时间不是那么重要的更高带宽的数据存储在DRAM存储器14a中，并且从该DRAM存储器中取出这些数据。程序设计引擎16a-16h能够对DRAM控制器18a或者SRAM控制器18b执行存储器访问指令。
基于硬件的多线程处理器12还包括处理器核620，用于为程序设计引擎16a-16h加载微代码控制。在本示例中，处理器核心20是基于XScale的体系结构。
处理器核心20执行诸如处理协议、异常和用于分组处理的附加支持之类的通用计算机类型功能，在所述分组处理中程序设计引擎16终止分组以待更细化的处理，比如边界条件方面的细化处理。
处理器核心20具有操作系统(未示出)。通过操作系统(OS)，处理器核心20能够调用函数在程序设计引擎16a-16h上执行操作。处理器核心20能够使用任何支持的OS，特别是实时OS。由于把核心处理器20实施为XScale体系结构，因而能够使用诸如Microsoft NT实时OS、VXWorks和uCOSOS或freeware OS之类的在因特网上可用的操作系统。
可以通过SRAM或DRAM存储器访问来解释说明硬件多线程的优点。举例来说，来自其中一个程序设计引擎16的、由环境(例如，线程_0)请求的SRAM访问，将会令SRAM控制器18b发起对SRAM存储器14b的访问。SRAM控制器18b访问SRAM存储器14b，从SRAM存储器14b中取出数据，并将数据返回给发出请求的程序设计引擎16。
在SRAM访问期间，如果程序设计引擎16a-16h的其中一个只具有能操作的单个线程，那么此程序设计引擎就将会休眠直至数据从SRAM存储器14b那里返回为止。
通过在程序设计引擎16a-16h的每一个内采用硬件环境交换，该硬件环境交换使具有唯一程序计数器的其它环境能够在同一个程序设计引擎中执行。由此，另一个线程(例如，线程_1)能够在第一个线程(线程_0)等待返回读出数据的同时进行工作。在执行期间，线程_1可以访问DRAM存储器14a。尽管线程_1在DRAM单元上进行操作，而线程_0正在SRAM单元上进行操作，但是新线程(例如，线程_2)现在可以在程序设计引擎16中进行操作。线程_2能够操作一定时间直到它需要访问存储器或执行其它的长等待时间的操作为止，比如对总线接口进行访问。因此，多线程处理器12能够同时具有总线操作、SRAM操作、和DRAM操作，其中一个程序设计引擎16完成所有上述操作或执行所有上述操作，并且所有上述操作都具有可以用来处理更多工作的一个以上的线程或环境。
硬件环境交换还将任务的结束同步化。例如，两个线程能够访问共享存储器资源，例如SRAM存储器14b。独立的功能单元中的每一个，例如SRAM控制器18b和DRAM控制器18a，当它们完成从其中一个程序设计引擎线程或环境那里请求的任务时回报一个操作结束的标志信号。当程序设计引擎16a-16h接收到该标志时，程序设计引擎16a-16h就能够确定开启哪一个线程。
基于硬件的多线程处理器12的一个应用示例是网络处理器。作为网络处理器，基于硬件的多线程处理器12连接于诸如介质访问控制器(MAC)设备之类的网络设备，例如10/IOOBaseT的八进制MAC 13a或千兆位以太网设备13b。一般说来，作为网络处理器，基于硬件的多线程处理器12可以连接于能接收或发送大量数据的任何一类通信设备或接口。计算机处理系统10在网络应用中起能够接收网络分组和按并行方式处理那些分组的作用。
程序设计引擎环境：
参照图2，示出了程序设计引擎16a-16h中的一个示例性程序设计引擎16a。程序设计引擎16a包括控制存储器30，在一个示例中所述控制存储器包括有4096条指令的RAM，每一条指令都是40位宽的。RAM存储程序设计引擎16a执行的微程序。控制存储器30中的微程序可由处理器核心20(图1)加载。
除局部执行线程的事件信号之外，程序设计引擎16a还采用全局的发信号状态。利用发信号状态，执行线程能够向所有程序设计引擎16a-16h广播信号状态。程序设计引擎中的任何线程及所有线程都能够按这些发信号状态来进行转移。这些发信号状态可用于确定资源的可用性或是否资源应当得到服务。环境事件逻辑具有用于八个(8)线程的仲裁。在一个示例中，仲裁是一种循环机制。可以采用其它技术，包括优先排队或加权的公平排队。
如上所述，程序设计引擎16a支持八个环境的多线程执行。这允许一个线程刚在另一个线程发布存储器访问以后就开始执行，并且必须等到访问结束才进行更多工作。由于存储器等待时间显著，因而多线程执行对保持程序设计引擎16a的高效硬件执行是至关重要的。多线程执行允许程序设计引擎16通过跨几个线程执行有效的独立工作来遮掩存储器等待时间。
用于供高效环境交换使用的程序设计引擎16a具有其自己的寄存器组、程序计数器和环境特定的局部寄存器。拥有每个环境的副本消除了把环境特定的信息移动到用于每次环境交换的共享存储器和程序设计引擎寄存器以及从该共享存储器和程序设计引擎寄存器中移出的需要。快速环境交换允许一个环境在其它环境等待输入/输出(I/O)的同时完成计算，典型地，外部存储器有权结束，或者对于来自于另一个环境或硬件单元那里的信号而言有权结束。
例如，程序设计引擎16a通过维持八个程序计数器和八个环境相关的寄存器组来执行八个环境。可能存在六种不同类型的环境相关的寄存器，即：通用寄存器(GPR)32、程序设计间代理寄存器(未示出)、静态随机存取存储器(SRAM)输入传送寄存器34、动态随机存取存储器(DRAM)输入传送寄存器36、SRAM输出传送寄存器38、DRAM输出传送寄存器40。
GPR 32用于通用程序设计。在程序控制下排它地对GPR 32进行读和写。当把GPR 32用作为指令中的源时，该GPR向执行数据路径44提供操作数。当用作为指令中的目的地时，利用执行数据路径44的结果来写GPR 32。程序设计引擎16a还包括I/O传送寄存器34、36、38和40，这些I/O传送寄存器用于将数据传送到程序设计引擎16a和该程序设计引擎16a以外的位置(DRAM存储器14a、SRAM存储器14b等)以及将数据从该程序设计引擎及其以外的位置那里传送来。
同样也使用本地存储器42。本地存储器42是位于程序设计引擎16a中的可寻址存储器。在程序控制下排它地对本地存储器42进行读和写。本地存储器42还包括由所有程序设计引擎16a-16h共享的变量。在由程序设计引擎16a-16h执行功能性流水线级期间，在各种指定的工作中修改共享变量，这将在下面进行描述。共享变量包括临界区段，它定义了读取—修改—写入的时间。在下面还将描述对计算处理系统10中的临界区段的实现和使用。
功能性流水线传递和流水线级：
参照图3，在一个功能性流水线单元50中示出了程序设计引擎16a。功能性流水线单元50包括程序设计引擎16a和包含数据的数据单元52，该数据单元(例如，网络分组54)由程序设计引擎来对其进行操作。所示程序设计引擎16a具有局部寄存器单元56。局部寄存器单元56存储来自于数据分组54的信息。例如，这个信息可以是来自于网络分组的净载荷或来自于其它源的数据。
在功能性流水线单元50中，程序设计引擎16a的环境58，即程序设计引擎0.1(PEO.1)至程序设计引擎0.n(PEO.n)，都归于程序设计引擎16a，与此同时沿着从时间＝0至时间＝t进展的时间轴66对数据分组54执行不同的功能。程序设计执行时间被分成″m″个功能性流水线级或流水线级60a-60m。流水线级60a-60m的每个流水线级都对流水线内的数据执行不同的流水线功能62a、64或62p。
例如，流水线级60a是一个常规时间间隔，在此时间间隔内对其中数据分组54实施特定的处理功能(例如，功能62)。处理功能62能够维持一个或多个流水线级62。例如，功能64维持两个流水线级，即流水线级60b和60c。
诸如程序设计引擎16a之类的单个程序设计引擎能够构成一个功能性流水线单元50。在功能性流水线单元50中，功能62a、64和62p穿过功能性流水线单元50、从一个程序设计引擎16到另一个程序设计引擎16，正如接下来将要描述的那样。
参照图4，将数据分组54按次序分配给程序设计引擎环境58。由此，如果在程序设计引擎16a中执行″n″个线程或环境58的话，那么第一个环境58″PEO.1″在环境″PEO.n″的数据分组54到达以前完成对数据分组54的处理。利用这个方法，程序设计引擎16b能够开始处理第″n+1″个分组。
将程序设计引擎16的执行时间分成功能性流水线级60a-60c，导致一个以上的程序设计引擎16并行地执行等效的功能性流水线单元70。跨两个程序设计引擎16a和16b分布功能性流水线级60a，其中程序设计引擎16a和16b每一个都要执行八个环境。
由于多个程序设计引擎16被添加到功能性流水线单元50和70，因而在操作中每个数据分组54长时间归于其中一个环境58。在本示例中，由于直到其它环境58已经接收到它们的数据分组之前都不需要环境PEO.1来接收另一个数据分组58，因此数据分组54归于十六个数据分组到达时间的环境(8个环境×2个程序设计引擎)。
在本示例中，能够将功能性流水线级60a的功能62从程序设计引擎16a传递到程序设计引擎16b。正如图4中的虚线80a-80c所举例说明的那样，功能62的传递是通过将处理功能从一个程序设计引擎传递到另一个程序设计引擎而完成的。功能性流水线级60a-60m的数目等于功能性流水线单元50和70中的程序设计引擎16a和16b的数目。这确保了一时只在一个程序设计引擎16上执行一个特定的流水线级。
参照图5，示出了功能性流水线单元50、70和90除数据单元52a-52c之外，还分别包括程序设计引擎16a(PEO)、16b(PE1)和16c(PE2)。在程序设计引擎16a-16c之间，提供临界区段82a-82c以及84a-84c。结合共享数据86a-86c以及88a-88c来使用临界区段82a-82c以及84a-84c。
在临界区段82a-82c以及84a-84c中，给程序设计引擎环境58a-58c指定了对外部存储器中的共享数据86a-86c的排它性访问(例如，循环冗余校验(CRC)、重新集合环境、或统计)。
在操作中，可以跨一个或多个功能性流水线级60a-60d来分布功能。例如，临界区段82a代表了其中只有一个程序设计引擎环境的一部分代码，在这种情况下，程序设计引擎16a的环境58a在任一时刻对诸如存储器中的位置之类的全局资源(即共享数据86a)都具有排它性修改特权。由此，对于程序设计引擎16a的特定功能性流水线级，临界区段82a提供了排它性修改特权。临界区段82a还在程序设计引擎16a-16c中的环境58a-58c之间为排它性访问提供支持。
在某些实施方案中，只有一个功能修改了程序设计引擎16a-16c之间的共享数据86a-86c，以便确保程序设计引擎16a-16c之间的排它性修改特权。例如，在单个功能性流水线级60a中执行修改共享数据86a-86c的功能，并对功能性流水线单元50进行设计以便所有程序设计引擎16a-16c当中只有一个程序设计引擎能在任一时刻执行功能性流水线级60a。
仍然参照图5，给每个程序设计引擎16a-16c分配了对非共享数据86a-86c以及88a-88c的排它性修改特权，这满足了只有一个功能修改程序设计引擎16a-16c之间的非共享数据86a-86c以及88a-88c的要求。
在本示例中，通过优化经功能性流水线单元50、70和90的控制流，对基于硬件的多线程网络处理器12而言，上述的体系结构上的解决方案表现出了更强大的网络处理能力。
在功能性流水线单元50中，程序设计引擎16a转换到功能性流水线级60a的临界区段82a中，除非能确保″下一个″程序设计引擎16b已转换到临界区段82a之外。程序设计引擎16b使用线程间发信号，其中发信号状态可用于确定存储资源的可用性或是否存储资源应当得到服务。使用线程间发信号，存在四种方式来向下一个环境发信号：
线程发信号 机制
1.在同一个PE中向下一个线程发信号 局部控制和状态寄存器(CSR)写
2.在同一个PE中向指定的线程发信号 局部CSR写
3.在下一个PE中向线程发信号 局部CSR写
4.在PE中向任意线程发信号 CSR写
由于线程间发信号是按次序执行的，因此按照进入的数据分组54a-54c的次序来执行诸如CRC计算之类的临界区段。
当功能性流水线级60a在程序设计引擎16a和16b之间发生转换时，使用了作为环形缓冲器的弹性缓冲器92。实施每个功能性流水线级60a以便在分配给功能性流水线级60a的时间之内执行。然而，弹性缓冲器92适应执行功能性流水线单元50过程中的抖动。由此，如果功能性流水线级60a因诸如在短期内的存储单元高利用之类的系统异常而在执行过程中落后，那么弹性缓冲器92就允许对功能性流水线级60a的环境58a进行缓冲，以便在等待下一个流水线级结束时不会停止先前的功能性流水线级。图5中所示的弹性缓冲器92同样允许不同的功能性流水线单元70和90的不同的心跳。
通过使用功能性流水线级，如上所述，功能性流水线单元50、70和90掩盖了存储器等待时间，并且为数据分组54比单个流计算级更快到达，提供了充分的计算周期。通过提供从一个程序设计引擎到对一组新的数据分组54执行同一组功能的下一个程序设计引擎的快速同步的机制，大大地提高了程序设计引擎的并行处理能力。由此提供了多个用于传递功能状态和控制的装置。
其它实施例：
在上述结合图1-5的示例中，计算机处理系统10可以利用网络处理器族(即，CA的Santa Clara的英特尔公司设计的英特尔网络处理器族芯片)来实现程序设计引擎16。
将要理解的是，尽管已经结合本发明的详细说明描述了本发明，但是上述说明只是意图举例说明而非限制本发明的范围，本发明的范围由所附的权利要求加以限定。其它方面、优点和修改都落入由以下权利要求限定的范围之内。

Claims (25)

1.一种系统，包括：
分配系统功能以供处理数据的并行处理器，其包括支持多重环境的多个程序设计引擎，所述多重环境被设置成能通过功能性流水线控制单元来提供功能性流水线，所述流水线控制单元传递多个程序设计引擎当中的功能性数据。
2.如权利要求1所述的系统，进一步包括：跨功能性流水线单元的同步单元。
3.如权利要求1所述的系统，其中功能性流水线单元包括多个功能性流水线级。
4.如权利要求3所述的系统，其中所述多个程序设计引擎具有用于处理任务的执行时间，并且将所述执行时间划分成与多个功能性流水线级的数目相对应的许多时间间隔。
5.如权利要求4所述的系统，其中所述多个功能性流水线级中的每一个都执行不同的系统功能。
6.如权利要求1所述的系统，其中所述多个程序设计引擎中的至少一个是功能性流水线单元。
7.如权利要求1所述的系统，其中所述多个程序设计引擎被配置成能按次序处理数据分组。
8.如权利要求7所述的系统，其中将所述数据分组分配给多个程序设计引擎的多个环境。
9.如权利要求1所述的系统，其中所述多个程序设计引擎被配置成能利用系统的功能性流水线单元来执行数据分组处理功能。
10.如权利要求9所述的系统，其中在多个程序设计引擎中将数据分组维持一段时间，所述一段时间对应于多个程序设计引擎的数目。
11.如权利要求3所述的系统，其中多个流水线级的数目等于多个程序设计引擎的数目。
12.如权利要求3所述的系统，其中所述多个流水线级包括临界区段。
13.如权利要求12所述的系统，其中所述临界区段为多个环境提供了对处理数据分组所需的非共享数据的排它性访问。
14.如权利要求3所述的系统，其中所述多个程序设计引擎包括线程间发信号。
15.如权利要求3所述的系统，其中所述多个程序设计引擎包括弹性缓冲器，该弹性缓冲器适应执行数据分组处理功能时的多个流水线级之间的抖动。
16.一种在多个程序设计引擎之间传送数据的方法，所述方法包括：
将用于在并行处理器中处理数据的系统功能分配给多个程序设计引擎的其中相应的一个，所述程序设计引擎提供了在多个程序设计引擎中的每一个中支持多个环境执行的功能性流水线单元；以及
在功能性流水线单元中传递多个程序设计引擎当中的功能性数据。
17.如权利要求16所述的方法，进一步包括跨功能性流水线单元同步化系统功能。
18.如权利要求17所述的方法，进一步包括把执行时间划分成对应于多个流水线级的数目的许多时间间隔。
19.如权利要求16所述的方法，其中所述多个程序设计引擎利用多个环境来按次序处理数据分组。
20.如权利要求16所述的方法，其中所述多个程序设计引擎利用系统的功能性流水线单元来执行数据分组处理功能。
21.如权利要求16所述的方法，进一步包括使用了临界区段，所述临界区段为多个环境提供了对处理数据分组所需的非共享数据的排它性访问。
22.如权利要求16所述的方法，进一步包括使用弹性缓冲器来适应执行数据分组处理功能时的多个流水线级之间的抖动。
23.一种驻留在计算机可读介质上以令并行处理器执行某一功能的计算机程序产品，它包括令处理器执行下列操作的指令：
将用于在并行处理器中处理数据的系统功能分配给多个程序设计引擎的其中相应的一个，所述程序设计引擎提供了在多个程序设计引擎中的每一个中支持多个环境执行的功能性流水线单元；以及
在功能性流水线单元中传递多个程序设计引擎当中的功能性数据。
24.如权利要求23所述的计算机程序产品，进一步包括令处理器跨功能性流水线单元同步化系统功能的指令。
25.如权利要求23所述的计算机程序产品，其中所述多个程序设计引擎利用系统的功能性流水线单元来执行数据分组处理功能。
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