CN1591908A - 低正向导通电压降、高反向阻断电压的结势垒萧特基器件 - Google Patents
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Abstract
本发明揭示了一种制作于第一导电类型基片之上的萧特基器件。该器件包括用于降低正向势垒高度而设计的第一导电类型的第一扩散区。该器件进一步包括和第一扩散区相毗邻的用于减小器件反向漏电流而设计的第二导电类型的第二扩散区。
Description
技术领域
本发明主要涉及到结势垒萧特基器件的结构和制作工艺。本发明特别涉及一种新型的低正向导通电压降，高反向阻断电压结势垒萧特基器件的结构和制作工艺。
背景技术
尽管结势垒萧特基器件拥有低的正向电压降和快的反向恢复时间的优点，但是由于技术上的原因而限制了它的应用。首先，它的反向漏电流随着结势垒高度的降低而增加。虽然结势垒高度的降低减小了前向导通损耗，但是它同时带来了增加反向漏电流的副作用。和普通型pn结二极管相比较，萧特基器件因为反向特性不好而极大限制了它的实际应用。限制结势垒萧特基器件应用的另外一个因素是当作为大功率输入器件的整流器使用时由于需要提供大电流而不得不需要一个大的硅片面积。
为了改善萧特基器件的反向特性，Buchanan Jr.等人在题为“Field Shieldsfor Schottky Barrier Devices”的法定发明注册专利(SIR)H40中提出了一种利用P+型离子扩散的方法形成一个或一个以上的场保护区来减小反向漏电流。如图1A所示，在萧特基的正极的下面形成P+电场保护区。电场保护区按照一定的方式排布，减小了表面电场，从而减小了反向漏电流。
然而，按照Buchanan Jr.给出的利用P+型离子注入然后进行扩散的方法形成P+型电场保护区会产生另外一个问题，P+型离子的横向扩散占用了很大一部分硅面积。除非在P+型离子注入区之间允许存在大面积的硅，否则会增加正向结势垒高度。正因为这个原因，Buchanan Jr.提出的方法在那些需要提供足够大的输入电流的同时要求最小的功耗的电子器件方面的应用将是不切实际的。Buchanan Jr.提出的使用P+型离子扩散的方法制作的萧特基器件的尺寸将大大超过微型器件的要求。另外，除非使用大面积萧特基器件，否则由于P+型离子的横向扩散，正向结势垒将受到很大影响，如果控制不好的话，将极大减小正向导通电流。Buchanan为增加反向阻断电压而在萧特基势垒器件的上表面进行P+型离子扩散而构成电场保护区以提高正向结势垒高度时也遇到类似的难题。
图1B和1C分别是美国专利6,524,900揭示的结势垒萧特基二极管的截面图和俯视图。图1B揭示了一种控制结势垒萧特基二极管的温度依赖性的一种方法，它首先制作众多的P型掺杂栅极区4，然后调整漂移层7的掺杂浓度，使得漂移区7成为栅极区的一部分。SiC半导体二极管漂移区2可以用外延的方法生长，它可以提供高达1016/cm3的施主载流子，直到达到一定厚度时栅极濒临开启状态。为了保证一个足够大的恒定电流密度，可以通过控制栅极区的掺杂浓度来调整温度系数从负数变为正数的交叉点。在美国第6,524,900号专利中进一步解释这一点，形成P+型掺杂区时使用更大的横向距离，栅极部分的漂移区7的横向横截面积在总的横向面积的比例增大，从而二极管栅极区的阻抗变小。然而，如上所述，6,524,900号专利中提出的方法虽然改善了温度的稳定性，但是增加了P+掺杂区的横向尺寸，从而增加了萧特基器件的整个尺寸。这就大大限制了它在要求电源体积日益缩小的现代微型设备上的应用。
因此，仍然需要提出一种新型的萧特基结构和制作工艺来解决这些困难。特别的，萧特基势垒器件应具备低的正向势垒高度和高的反向阻断电压，而且不会增加萧特基器件的体积。
发明内容
本发明的目的在于提供一种新型的器件结构和制作工艺，它通过制作交替相邻的扩散区来形成PN结阵列，来减小正向势垒高度，增加反向阻断电压，从而上述的所有困难都将得到克服。
特别的，本发明的目的在于提供一种新的器件结构和制作工艺，它在一个N+型基片的N型漂移区中先注入P型离子和N型离子，然后进行同步扩散。正向势垒高度得到减小的同时反向阻断电压也得到升高。进一步的，通过一种双离子注入工艺(可以同步或者顺序扩散P型和N型离子)来减小横向扩散的负面影响，从而减小了萧特基器件的横向尺寸。本发明揭示的器件在减小尺寸的同时也改善了器件的性能。
简要的说，在本发明的一个最佳实施例中揭示了一种可以制作于第一导电类型的基片之上的结势垒萧特基器件。该萧特基器件包括属于第一导电类型的第一半导体层和生长在上述半导体层之上掺杂类型和第一半导体层一样，但是掺杂浓度比它低的第二半导体层。该器件进一步包括属于第一导电类型的第一扩散区，它的掺杂浓度比第一半导体层高，形成一个正向势垒高度缩减区。萧特基器件进一步包括和第一扩散区相毗邻的属于第二导电类型的第二扩散区，形成反向阻断增强区，上述第一扩散区和第二扩散区都在第二半导体层之上。在另一个实施例中，萧特基器件进一步包括众多交替生长相互毗邻的第一扩散区和第二扩散区。在另一个最佳实施例中，萧特基器件进一步包括众多的交替生长相互毗邻的具有规定宽度和间隔的第一扩散区和第二扩散区。
本发明也揭示了一种在预先长有第一半导体层和第二半导体层的基片上制作结势垒萧特基器件的制作工艺，在其中第二半导体层生长在第一半导体之上，它的掺杂浓度比第一半导体层低。在该方法中包括在第二半导体层中掺入更高浓度的第一导电类型的杂质，并进行扩散形成第一扩散区，作为正向势垒高度缩减区。该方法进一步包括在第二半导体层中掺入第二导电类型的杂质，并进行扩散形成第二扩散区，作为反向阻断增强区。
对于本发明的这些和那些目的和优势，业内人士而言，只要结合附图统览最佳实施例的详细细节，肯定能够对它们了如指掌。
附图说明
图1A：是常规包含有电场保护区的萧特基势垒器件的截面示意图。
图1B和图1C：是另一种常规结势垒萧特基器件的截面图和俯视图。
图2：是本发明的N+扩散型萧特基器件的截面图。
图3A-图3K：是图2所示的器件的制作工艺流程的截面示意图。
图4A-图4C：是本发明的一种备选最佳实施例的制作工艺流程的截面示意图。
图5A-图5C：是本发明的一种备选最佳实施例的制作工艺流程的截面示意图。
图6-图8：是本发明的制作于具有单一N型外延层半导体基片之上的和图2，4C以及5C相似的萧特基器件的另一种备选最佳实施例。
图9A：是本发明的另一个为改善高压整流器的性能而引入两层外延层作为上外延层的另一个实施例的截面示意图，其中外延层的掺杂浓度进一步降低。
图9B：给出了图9A所示的外延层的掺杂分布。
图10A-图10J：是图9A所示的实施例的工艺流程的截面示意图。
具体实施方式
首先请参照本发明揭示的萧特基结势垒器件的第一个实施例的截面示意图。萧特基结势垒器件100制作于属于第一导电类型(一般是N型)的半导体基片105上，在基片105上预先生长有第一半导体层105-1，在图中表示为N+型，和第二半导体层105-2，在图中表示为N-型，在其中第二半导体层的掺杂浓度比第一半导体层的掺杂浓度低。萧特基结势垒器件进一步包括金属层180和硅化物层170，形成萧特基结，硅化物层作为二极管的正极。结势垒萧特基器件进一步包括众多的交替生长相互毗邻的具有规定宽度和间隔的P+型和N+型扩散区145和150。N+型扩散区150作为正向势垒缩减区，而P+型区145作为反向阻断增强区来提高反向阻断电压或者减小反向漏电流。图中所示的厚的氧化层110作为电场绝缘层来提高引线区的雪崩击穿电压。
图3A至3K给出了图2所示的萧特基结势垒器件的制作工艺过程的截面示意图。首先对预先长有N+型半导体层105-1和105-2的基片105进行900℃～1150℃高温氧化处理。在基片105上表面形成厚度为100～1000nm的氧化层110。考虑到Si/SiO2界面电荷，应首选热氧化的方法。对于氧化层极板电极而言，氧化层110是必需的，以承受一定的工作电压，它同时也可以用作下面有待详细描述的离子注入时用的掩蔽层。接着在氧化层110上面涂上光刻胶115做成掩膜，腐蚀掉未受保护的氧化层后形成入图3B所示的结构。然后进行850℃干氧或者湿氧处理，生长薄层氧化膜120，如图3C所示，它的厚度大约是20-50nm，以避免后继离子注入工艺对硅片带来的损伤。如图3D所示，在基片上进行P+型离子125注入，注入能量30-100Kev，剂量为5×1012/cm2～5×1014/cm2，形成P+层130。参照图3E，先进行N+光刻胶135光刻掩膜保护，而后进行磷离子(31)注入140，注入能量80Kev，注入剂量8.0×1012/cm2～8.0×1014/cm2。在P+层130上形成众多的P+区145和N+区150，而后去除光刻胶135，如图3F所示。参照图3G，P+区145和N+区150同时进行1050～1150℃高温扩散30分钟到10小时，扩散深度为0.5μm～10μm。P+和N+扩散工艺是在N2，O2和HCl的气氛中进行，以减小升温过程中产生的表面张力，减少表面缺陷。生长20～100nm厚的氧化层，而后进行刻蚀，去除氧化层。如图3H所示，在基片表面上生长总厚度超过0.2μm的势垒金属层160，其材料可以是Titanium(Ti)，Ti/TiN，Nichrome(Ni)，Plantium(Pt)，Molybrium(Mo)或NiPt等。如图3I所示，在氮气气氛中在400～700℃的温度下对势垒层进行退火处理30～60分钟，或者在400～800℃温度下进行快速热退火处理，时间是10～60s。在势垒层160的下面将形成硅化物层170。势垒层160中剩余未被激活的部分用Aqua Rega腐蚀掉。然后在上面生长厚度超过1000nm的金属层，其材料可以是Aluminum(Al)，Al/Si/Cu，Al/Si，Al/Cu也可以是Ti/Ni/Ag。如图3J所示，在厚金属层180上涂上光刻胶175，然后掩膜刻蚀金属层，之后去除上面的光刻胶层175，如图3K所示。
图4A～4C揭示了本发明的另一个最佳实施例的工艺流程。如图4A所示，在基片200上有一层N+型半导体层205-1，在205-1上有一层N型漂移层205-2，在上面生长一层低掺N-型半导体层205-3，在205-3上带有天然氧化层210。进行P掩膜(在图示未标出)刻蚀氧化层，然后进行硼离子注入，接着进行扩散，在漂移区205-2上面形成P区220和N-区230。如图4B所示，进行N掩膜235，然后进行N型离子(磷离子或者砷离子)注入，接着进行扩散，在P区220的周围形成N区240。如图4C所示，去除N-掩膜。进行接触掩膜(在图中未标出)，刻蚀氧化层(因为和图3H～3K相似，所以在图中未标出)，接着形成硅化物层260。进行金属掩膜(在图中未标出)后，在上面生长金属层，之后刻蚀金属层，完成整个工艺流程。
图5A～5C揭示了本发明另一个实施例的一套工艺流程。如图5A所示，在基片300上有一层N+半导体层305-1，在305-1上有N型漂移层305-2，在上面生长一层低掺N-型半导体层305-3，在305-3上带有初始氧化层310。进行P掩膜(在图示未标出)刻蚀该氧化层，然后进行硼离子注入，接着进行扩散，在漂移区305-2上面在P区320周围形成中间N-区330。如图5B所示，进行N掩膜335，然后进行N型离子(磷离子或者砷离子)注入，接着进行扩散，在P区320周围形成N区340。N-掩膜335没有覆盖氧化层310。N-型离子注入以后，氧化层320下面的P-区320变成收缩的P-区。如图5C所示，去除N-掩膜335。进行接触掩膜(在图中未标出)，刻蚀氧化层(因为和图3H～3K相似，所以在图中未标出)，接着形成硅化物层。进行金属掩膜(在图中未标出)后，在上面生长金属层，之后刻蚀金属层350，完成整个工艺流程。
图6，图7和图8揭示了和图2，4C以及图5C所述的器件相类似的结势垒萧特基器件结构和工艺流程。和图2，4C以及图5C揭示的器件相比较，其唯一的不同点是图6，7和8所揭示的器件中不存在图2中揭示的N-层和图4C及5C中揭示的N型缓冲层，这些缓冲层夹在N+基片和后继生长的相互毗邻的PN或者PN-PN层之间，而这些PN或者PN-PN层可以扩散穿透N-外延层，和N+基片接触。
参照图9A，图9A给出了本发明的萧特基结势垒器件的另一个实施例的截面示意图。萧特基结势垒器件800制作于属于第一掺杂类型(比如图9B所示的N型掺杂)的半导体基片805上。在图9A和9B中，底层是第一半导体层805-1，在图中表示为N+区，第二半导体层805-2在图中表示为N-区，而第三半导体层表示为N-层，其掺杂浓度比第一个半导体层805-1和805-2的掺杂浓度低，如图9B所示。萧特基结势垒器件进一步包括金属层880和硅化物层870，其中硅化物层形成萧特基接触，构成二极管的正极。萧特基结势垒器件进一步包括众多的按照规定的间隔和宽度相互毗邻的P+型和N+型扩散区845和850。N+型扩散区850构成势垒缩减区，而P+型扩散区845构成反向阻断增强区，以提高反向阻断电压，减小反向漏电流。图中所示的810厚氧化层构成电场氧化层极板的介质层，提高引线区的雪崩击穿电压。萧特基结势垒器件800具有其独特的优势(在这里添加本实施例的优点)。
请参照图10A～图10J，它们给出了图9A所示的萧特基结势垒器件的工艺流程示意图。首先对基片805进行900～1150℃高温氧化处理，在基片上形成氧化层，其中，在基片805上预先生长有N+底层805-1，N-型中间层805-2和N--型上层805-3。在基片805上面生长的氧化层810的厚度大约为100～1000nm。考虑到Si/SiO2介面电荷，应优先考虑热氧化的方法。对于氧化层极板电极而言，氧化层810是必需的，以承受工作电压，该氧化层同时也可以作为刻蚀步骤中的离子注入掩膜用，这将在下面进一步描述。如图10B所示，对氧化层810进行掩膜光刻815，接着进行刻蚀，然后去除光刻胶。如图10C所示，在850℃的温度下在干燥或者湿润的环境中进行高温氧化，形成衬垫氧化层820，其厚度大约为20～50nm，以减小后继离子注入工艺对硅产生的损伤。如图10D所示，在基片中注入P+型离子825(B离子)，注入能量为30～100Kev，剂量5×1012/cm2～5×1014/cm2，形成P+型层830。参照图10E，进行N+掩膜光刻835，接着注入N+型离子(P-31)，注入能量为80Kev，剂量8×1012/cm2～8×1014/cm2。在P+型区830上形成众多的P+区845和N+区850，去除光刻胶835，如图10F所示。参照图10G，在1050～1150℃的温度下同步扩散P+区845和N+区850，扩散时间大约30分钟，扩散深度0.5～10μm。扩散工艺在N2，O2，和HCl的环境中进行，以减小升温过程中产生的表面张力和表面缺陷。在表面上形成厚度约为20～100nm的氧化层，刻蚀该氧化层。如图10H所示，在片子表面生长总厚度超过0.2μm的势垒金属层860，其中金属材料可以是钛(Ti)，Ti/TiN，镍(Ni)，铂(Pt)，钼(Mo)，或者NiPt合金，等等。如图10I所示，在氮气气氛中，在400～700℃的温度下对势垒层进行退火处理，时间是30～60分钟，或者在400～800的温度下进行10～60秒钟快速热退火处理。在势垒层860的下面形成硅化物层870。势垒层860中未激活的部分使用Aqua Rega腐蚀掉。接着在上面生长厚度超过1000nm的厚金属层880，如铝(Al)，Al/Si/Cu，Al/Si，Al/Cu或者Ti/Ni/Ag。如图10I所示，在厚金属层880上面涂上光刻胶保护层875，接着刻蚀金属，然后去除光刻胶，如图10J所示。
在一个实际的实施例中，上外延层805-3的掺杂浓度最低，一般是P型掺杂，而底部805-2层的掺杂浓度较高，一般也是P型掺杂。基片805-1使用常规标准工艺制作，电阻率小于5mΩ.cm，掺砷。上外延层805-3的厚度和掺杂浓度可以根据P+离子扩散的深度进行调节，而P+离子的扩散深度取决于离子注入能量，扩散温度和扩散时间。通常，萧特基器件的额定电压升高，上外延层805-3的厚度也需要随之而提高。上外延层805-3的N掺杂越低，萧特基器件的P+结也越深。上N--型层805-3的低N-型掺杂将有利于提高N型扩散深度。P型离子注入与此类似，上N--型层805-3的厚度和掺杂浓度可以根据离子注入的能量，剂量，扩散温度和扩散时间进行调节，从而控制P+沟道和N+沟道的参数，使器件的正向和反向电流特性达到最佳。
进一步的，在器件制作工艺过程中可以调节下外延层805-2的厚度以及/或者掺杂浓度，从而控制P+型区的扩散深度，调整基片的外扩散，优化P+沟道的参数，从而获得最佳的器件电流特性。因此，上面所述的实施例具有三种组合厚度和掺杂特性，它们可以根据光刻特性，扩散工艺，硅化物层势垒高度，欧姆金属接触进行调整，从而获得所需的阻断电压，反向电流以及正向电压特性。本发明所提出的工艺设计和工艺流程具有良好的工艺兼容性，可以通过优化三层外延层805-1～805-3的厚度和掺杂浓度，而使器件的参数如Vbr，Vf以及器件的反向恢复特性达到最优。
如上所述，本发明揭示了一种制作于半导体基片之上的结势垒整流器件。该器件包括众多的通过第一导电类型和第二导电类型的离子注入并进行扩散形成的具有不同导电类型的第一扩散区和第二扩散区。在一个最佳实施例中，在基片上进一步包括生长在第一和第二扩散区下面的属于第一导电类型的第一半导体层。在本发明的一个最佳实施例中，基片进一步包括位于第一扩散区和第二扩散区之下并且位于第一半导体层之上的第一导电类型的第二半导体层，其中它的掺杂浓度比第一半导体层低。在本发明的一个最佳实施例中，第一导电类型和第二导电类型的离子具有不同的垂直扩散系数和横向扩散系数。在本发明的一个最佳实施例中，第一导电类型的离子是N型离子，第二导电类型的离子是P型离子，它们具有不同的垂直扩散系数和横向扩散系数。在本发明的一个实施例中，N型离子的横向扩散系数比垂直扩散系数大，而P型离子的垂直扩散系数比横向扩散系数大。在本发明的一个最佳实施例中，第一扩散区和第二扩散区彼此相邻，并且具有规定的宽度。在本发明的一个最佳实施例中，结势垒整流器件进一步包括阳极和阴极，用于施加电压。在本发明的一个最佳实施例中，其中一个电极进一步包括和第一扩散区及第二扩散区相接触的导电层。在本发明的一个最佳实施例中，该导电层进一步包括覆盖于基片表面之上和第一扩散区及第二扩散区相接触的硅化物层。在本发明的一个最佳实施例中，该导电层进一步包括覆盖于基片表面之上和第一扩散区及第二扩散区相接触的欧姆金属接触层。
本发明进一步揭示了一种在基片上制作结势垒萧特基器件的方法。预先在基片上生长有第一导电类型的第一半导体层和第二半导体层，其中第二半导体层位于第一半导体层之上，并且它的掺杂浓度比第一半导体层的掺杂浓度低。该工艺流程包括在第二半导体层中掺入第一导电类型的离子并进行扩散形成第一扩散区，作为正向势垒高度缩减区，其中它的掺杂浓度比第二半导体层的掺杂浓度高。该工艺流程进一步包括在第二半导体层掺入第二导电类型的离子并进行扩散形成第二扩散区，用作反向阻断增强区。在本发明的一个最佳实施例中，向第二半导体层注入离子并进行扩散形成第一扩散区和第二扩散区的工艺步骤进一步包括向第二半导体层的第一扩散区和第二扩散区中注入第一导电类型和第二导电类型的离子，并进行同步扩散。
从本质上说，本发明揭示了一种在半导体基片上制作结势垒整流器件的工艺流程。该流程包括向基片注入第一导电类型和第二导电类型的离子并进行扩散形成众多第一扩散区和第二扩散区。在本发明的一个最佳实施例中，向基片注入第一导电类型和第二导电类型的离子并进行扩散的工艺流程进一步包括向第二半导体层注入众多的离子并进行扩散，其中基片上预先长有第一半导体层和位于第一半导体层之上的第二半导体层，它们同属第一导电类型，只是第二半导体层的掺杂浓度比第一半导体层低。在本发明的一个最佳实施例中，注入第一导电类型和第二导电类型的离子并进行扩散的工艺步骤进一步包括注入具有不同垂直扩散系数和横向扩散系数的第一导电类型和第二导电类型的离子，并进行同步扩散。在本发明的一个最佳实施例中，注入第一导电类型和第二导电类型的离子并进行扩散的工艺步骤进一步包括注入第二导电类型的离子并进行同步扩散，形成引线区的保护环来承受击穿电压。
本发明进一步揭示了一种在预先长有有源区结构的基片上制作结势垒萧特基器件的工艺流程。该工艺流程包括应用有源区上的离子注入掩膜和扩散掩膜制作众多的交替排列的PN结。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用光刻胶作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氧化物层作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，PN结的离子注入掩膜和扩散掩膜的工艺步骤进一步包括在半导体基片的单一外延层上形成PN结。在本发明的一个最佳实施例中，PN结的离子注入掩膜和扩散掩膜的工艺步骤进一步包括在半导体基片的掺杂均匀的单一外延层上形成PN结。在本发明的一个最佳实施例中，PN结的离子注入掩膜和扩散掩膜的工艺步骤进一步包括在半导体基片的掺杂不均匀的单一外延层上形成PN结。在本发明的另一个最佳实施例中，单一外延层的掺杂浓度呈现线性变化或者梯度变化。
本发明进一步揭示了一种在预先长有有源区结构的基片上制作结势垒萧特基器件的工艺流程。该工艺流程包括应用有源区上的离子注入掩膜和扩散掩膜制作众多的交替排列的PN-PN结。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用光刻胶作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氧化物层作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为离子注入掩膜和扩散掩膜。在本发明的一个最佳实施例中，PN结的离子注入掩膜和扩散掩膜的工艺步骤进一步包括在半导体基片的单一外延层上形成PN结。在本发明的一个最佳实施例中，PN-PN结的离子注入掩膜和扩散掩膜的工艺步骤进一步包括在半导体基片的单一外延层上形成PN-PN结。在本发明的另一个最佳实施例中，单一外延层的掺杂浓度呈现线性变化或者梯度变化。
尽管本发明是通过最佳实施例描述的，这不应该就认为它是本发明的所有内容或内涵。阅读完上面对本发明的详细阐述后，毫无疑问能够对本发明的那些技术进行各种各样的替换和修正。因此，可将本申请案底权利要求解释成涵盖在本发明原始精神与领域下的所有改变与修正。
Claims (46)
1、一个结势垒萧特基器件，其特征在于包含：
属于第一导电类型的第一半导体层和属于第一导电类型的第二半导体层，其中第二半导体层位于上述第一半导体层之上，其掺杂浓度比上述第一半导体层低；
一个属于上述第一导电类型的第一扩散区，其掺杂浓度比上述第二半导体层高，用作正向势垒高度缩减区；以及
一个属于第二导电类型的第二扩散区，该扩散区和上述第一扩散区相互毗邻，生长于上述第二半导体层之上，构成反向阻断增强区。
2、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：多数的相互毗邻的上述第一扩散区和第二扩散区。
3、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：多数的相互毗邻的上述第一扩散区和第二扩散区，它们之间具有规定的宽度(或者说是间隔)。
4、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：向上述第二半导体层注入上述第一导电类型和第二导电类型的离子，并进行同步扩散形成的多数的上述第一扩散区和第二扩散区。
5、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：向上述第二半导体层注入上述第一导电类型和第二导电类型的离子，并进行同步扩散形成的多数的上述第一扩散区和第二扩散区，其中上述离子具有不同的垂直扩散区系数和横向扩散系数。
6、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：向上述第二半导体层注入上述第一导电类型N型和第二导电类型P型的离子，并进行同步扩散形成的多数的上述第一扩散区和第二扩散区，其中上述N型离子和P型离子具有不同的垂直扩散区系数和横向扩散系数。
7、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：向上述第二半导体层注入上述第一导电类型N型和第二导电类型P型的离子，并进行同步扩散形成的多数的上述第一扩散区和第二扩散区，其中上述N型离子的横向扩散系数比垂直扩散系数大，而上述P型离子的横向扩散系数比垂直扩散系数小。
8、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：向上述第二半导体层注入上述第一导电类型和第二导电类型的离子，并进行同步扩散形成的多数的上述第一扩散区和第二扩散区，其中上述第一扩散区和第二扩散区彼此相邻，具有规定的间隔。
9、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：一个阴极和一个阳极，用于施加电压。
10、如权利要求9所述的结势垒萧特基器件，其特征在于：上述其中一个电极进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的导电层。
11、如权利要求10所述的结势垒萧特基器件，其特征在于：上述导电层进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的硅化物层。
12、如权利要求10所述的结势垒萧特基器件，其特征在于：上述导电层进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的金属层。
13、如权利要求2所述的结势垒萧特基器件，其特征在于：第二扩散区中至少有一个扩散区位于终止区，用作承受击穿电压用的保护环。
14、如权利要求2所述的结势垒萧特基器件，其特征在于：对应于上述上表面，在基片的下表面形成另一个和上述第一半导体层相接触的电极。
15、如权利要求1所述的结势垒萧特基器件，其特征在于进一步包括：生长于上述第二半导体层之上属于上述第一导电类型的半导体引线区，其中它的掺杂浓度比上述第二半导体层低，上述半导体引线区的位置和上述结势垒萧特基器件的管脚区相毗邻。
16、制作于基片上的结势垒整流器件，其特征在于包括：向上述基片注入第一导电类型和第二导电类型的离子，并进行扩散形成的多数的具有不同导电类型的第一扩散区和第二扩散区。
17、如权利要求16所述的结势垒整流器件，其特征在于：上述基片进一步包括位于上述第一扩散区和第二扩散区之下的属于第一导电类型的第一半导体层。
18、如权利要求17所述的结势垒整流器件，其特征在于：上述基片进一步包括位于上述第一扩散区和第二扩散区之下的属于第一导电类型的第二半导体层，其中上述第二半导体层位于上述第一半导体层之上，并且它的掺杂浓度比上述第一半导体层的掺杂浓度低。
19、如权利要求16所述的结势垒整流器件，其特征在于：上述第一导电类型和第二导电类型的离子具有不同的横向扩散系数和垂直扩散系数。
20、如权利要求16所述的结势垒整流器件，其特征在于：上述第一导电类型的离子是N型离子，第二导电类型离子和P型离子，其中上述N型离子和P型离子具有不同的横向扩散系数和垂直扩散系数。
21、如权利要求20所述的结势垒整流器件，其特征在于：上述N型离子的横向扩散系数比垂直扩散系数大，而上述P型离子的横向扩散系数比垂直扩散系数小。
22、如权利要求16所述的结势垒整流器件，其特征在于：上述第一扩散区和第二扩散区彼此相邻，具有规定的间隔。
23、如权利要求16所述的结势垒整流器件，其特征在于进一步包括：一个阴极和一个阳极，用于施加电压。
24、如权利要求23所述的结势垒整流器件，其特征在于：其中一个电极进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的导电层。
25、如权利要求24所述的结势垒整流器件，其特征在于：上述导电层进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的硅化物层。
26、如权利要求24所述的结势垒整流器件，其特征在于：上述导电层进一步包括覆盖在上述基片上表面和上述第一扩散区和第二扩散区相接触的金属层。
27、在一个预先生长有第一导电类型的第一半导体层和第二半导体层的基片上制作结面势垒萧特基器件的工艺流程，其中上述第二半导体层位于上述第一半导体层之上，它的掺杂浓度比第一半导体层低，其特征在于进一步包括：
向上述第二半导体层注入第一导电类型掺杂浓度比它高的离子，并进行扩散形成的用于缩减正向势垒高度的第一扩散区；以及
向上述第二半导体层注入第二导电类型离子，并进行扩散形成的用于提高反向阻断电压的第二扩散区。
28、如权利要求27所述的工艺流程，其特征在于：向上述第二半导体层注入离子并进行扩散形成第一扩散区和第二扩散区的工艺步骤进一步包括向上述第二半导体层同步注入上述第一导电类型和第二导电类型的离子，并进行扩散形成多数的上述第一扩散区和第二扩散区。
29、如在一个半导体基片上制作结势垒整流器件的工艺步骤，其特征在于包括：向上述半导体基片注入多数的第一导电类型和第二导电类型的离子，并进行扩散形成多数的第一扩散区和第二扩散区。
30、如权利要求29所述的工艺步骤，其特征在于：向上述半导体基片注入多数的第一导电类型和第二导电类型的离子的工艺步骤进一步包括向预先生长有第一导电类型的第一半导体层和第二半导体层的基片注入离子，并进行扩散，其中上述第二半导体层位于上述第一半导体层之上，它的掺杂浓度比第一半导体层低。
31、如权利要求29所述的工艺步骤，其特征在于：上述注入第一类型和第二类型的离子并进行扩散的工艺步骤进一步包括注入具有不同横向扩散系数和垂直扩散系数的上述第一导电类型离子和第二导电类型离子，并进行同步扩散。
32、如权利要求29所述的工艺步骤，其特征在于：上述注入第一类型和第二类型的离子并进行扩散的工艺步骤进一步包括注入上述第二导电类型的离子并进行同步扩散，形成终止区的保护环，来承受击穿电压。
33、在一个预先长有有源区结构的半导体基片上制作结势垒萧特基器件的工艺流程，其特征在于进一步包括：应用有源区上的离子注入掩膜和扩散掩膜制作交替排列的多数的PN结。
34、如权利要求33所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用光刻胶作为上述离子注入掩膜和扩散掩膜。
35、如权利要求33所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氧化物层作为上述离子注入掩膜和扩散掩膜。
36、如权利要求33所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为上述离子注入掩膜和扩散掩膜。
37、如权利要求33所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为上述离子注入掩膜和扩散掩膜。
38、如权利要求33所述的工艺步骤，其特征在于：上述应用PN结离子注入掩膜和扩散掩膜的工艺步骤进一步包括在上述半导体基片的单一外延层上制作上述PN结。
39、如权利要求33所述的工艺步骤，其特征在于：上述应用PN结离子注入掩膜和扩散掩膜的工艺步骤进一步包括在上述半导体基片的掺杂均匀的单一外延层上制作上述PN结。
40、如权利要求33所述的工艺步骤，其特征在于：上述应用PN结离子注入掩膜和扩散掩膜的工艺步骤进一步包括在上述半导体基片的掺杂非均匀的单一外延层上制作上述PN结。
41、在一个预先长有有源区结构的基片上制作结势垒萧特基器件的工艺流程，其特征在于进一步包括：应用有源区上的离子注入掩膜和扩散掩膜制作交替排列的多数的PN-PN结。
42、如权利要求41所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用光刻胶作为上述离子注入掩膜和扩散掩膜。
43、如权利要求41所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氧化物层作为上述离子注入掩膜和扩散掩膜。
44、如权利要求41所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为上述离子注入掩膜和扩散掩膜。
45、如权利要求41所述的工艺步骤，其特征在于：上述应用离子注入掩膜和扩散掩膜的工艺步骤进一步包括使用有图形的氮化物层作为上述离子注入掩膜和扩散掩膜。
46、如权利要求41所述的工艺步骤，其特征在于：上述应用PN-PN结离子注入掩膜和扩散掩膜的工艺步骤进一步包括在上述半导体基片的单一外延层上制作上述PN-PN结。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |