CN1581763A - 具slip编/译码及crc检查之串行异步接口 - Google Patents

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Abstract

一种异步数据传输的传输/接收单元(UART)具CRC单元(CRC2)及传输FIFO(SSR)于其传输路径。SLIP－编码要被传输数据的编码单元(KE2)可任意性地连接于传输路径，而且CRC单元(CRC1)及接收FIFO(ESR)被排列于模块(UART)的接收路径。SLIP－译码经接收数据的译码单元(DE1)可任意性地连接于接收路径。该单元(UART)系连接至数据总线(DB)，在此情况下，DMA单元亦可被连接于该数据总线(DB)。

Description

具SLIP编/译码及CRC检查之串行异步接口
技术领域
本发明系关于一种异步数据传输的传输/接收单元，特别是关于串行异步数据传输的UART模块，及系关于一种藉由此类的传输/接收单元的异步数据传输之方法。
背景技术
计算机及电信系统与接口设备的日益进一步发展亦需要以相同程度持续增加的处理器功率及数据传送速度。如此，例如，变得愈来愈大以用于经由网络(如因特网)影像、声音及音乐的传输之数据量需要非常高的传输速率及非常高的处理器功率位准。此种系统的硬件组件及软件组件的进一步发展因而为显著因子以使得可符合所需要求。在诸如此类的计算机或电信系统之接口必须，特别是在此情况下，连续进一步发展以使得能在系统模块之间尽可能有效用地及有效率地传送大量数据。
在计算机或电信系统已知的一接口为UART接口(通用非对称接收器及传送器)，诸如此类的UART接口或诸如此类的UART模块允许串行异步数据传输，及为一种允许在电信系统或在计算机系统串行及位-指向通讯的模块。该UART模块允许使用特定协议格式自该内存并行接收的字符转换为位-指向数据流及允许在数据接收的相反步骤。
在此种UART模块发展进行期间，三种功能形式被产生，其被称为无缓冲UART模块，缓冲UART模块及DMA(直接记忆存取)UART模块。无缓冲UART模块的操作方法可被叙述如下。为传送字符，此字符由处理器单元(CPU＝中央处理单元)储存于保持缓存器。经储存字符未移位至移位缓存器直到此移位缓存器被腾空。直到该字符被传送至该传输移位缓存器的时候，该处理器单元必须储存其它字符于保持缓存器，以确保于全速的进一步操作，若必须，以使得直接自该保持缓存器传送此其它字符至该传输移位缓存器。另一方面，在接收期间，每一情况传送一位至该接收移位缓存器。若完整字符被接收，则其被自该接收移位缓存器传送至该保持缓存器，其可由该处理器单元自此接收移位缓存器读出。若存在两或更多经接收数据项，则这些数据项被持续地自该接收移位缓存器移位至该保持缓存器，此使得前一字符在该保持缓存器被盖掉。若该处理器单元尚未读取这些先前字符，则此数据被遗失。
在无缓冲UART模块的情况下，使用于无缓冲UART模块的保持缓存器由FIFO缓冲器(先进先出缓冲器)取代。
与无缓冲及缓冲UART模块相反，DMA-UART模块使用被整合于芯片的DMA电路装置以传送经接收数据及要被传送数据直接至该处理器内存，而不需该处理器单元的任何作动。因而可提供非常高的性能位准，且该处理器单元所需的时间相当少。使用此种形式的记忆存取，该DMA模块的工作因而为进行存取方法及经由系统总线传送自该内存所读取的内容至该内存的其它区域或至外围模块，此步骤可较若该处理器单元本身进行存取及转移更为快速地进行。在DMA-UART模块的情况下，该处理器单元仅经由该DMA模块起始该转移。
要被传送数据或经接收数据系经由串行异步接口或经由该UART模块藉由通讯协议传送。诸如此类的通讯协议包括如TCP/IP(传输控制协议/网际协议)、PPP(点对点传输协议)、UDP(用户数据报协议)、ICMP(因特网控制讯息协议)、IGP(内部网开协议)、EGP(外部网开协议)、BGP(边界网开协议)等。
该串行异步接口的更近来的通讯协议，如蓝牙标准3-线UART，使用错误辨识及错误修正演算以保护该数据通讯，如CRC(循环冗余检查)，及同步化的成讯框方法，如SLIP(串行线路因特网协定)。在此情况下，SLIP表示一种协议形式，其允许TGP及IP协议可经由串行线路传送。
UART接口或UART模块的习知实施系基于标准模块或标准IP(其系根据UART说明书转换以并列形式所接收的字符为串行、位-指向的数据流)之使用，在该方法该数据未在改变。一般，该CRC检查和及该SLIP编码必须由软件或藉由个别硬件模块进行。
第1图藉由软件说明一种已知实施。第1图显示一种处理器组件PE，其被电连接以经由地址总线AB及数据总线DB连接至一或更多记忆模块SP，如RAM及/或ROM模块及连接至UART模块以进行数据交换目的，该UART模块具储存缓存器SR，如FIFO储存缓存器，及一监测单元SIE(序列接口引擎)。该监测单元SIE为异步接口(物理层)检查通讯协议(其被使用于要被传送数据或经接收数据)，及为数据交换目的电连接至该储存缓存器SR。在此UART接口的以软件为基准的实施中，CRC检查和的码转换及计算涉及相当高程度的软件复杂性，CRC检查和的码转换及计算必须由该处理器单元PE执行，而且，不可能使用DMA控制器或DMA模块，因在此情况，每一个别字节必须被处理。
以硬件为基准的实施被说明于第2图，除了第1图所示的具体实施例，在第2图的DMA模块电连接至地址总线AB及至数据总线DB以与在芯片或在集成电路的其它模块交换数据。而且，UART接口的以硬件为基准的实施具个别硬件模块SHB，此个别硬件模块SHB具CRC单元以进行错误辨识及错误修正，及编码/译码单元KE/DE。此已知的UART接口的以硬件为基准的已知具体实施例可被公认地进行而无任何软件复杂性，但需要额外的硬件组件于系统中。特别是在具DMA模块的说明具体实施例的情况，然而，两通道必须被用于每一传输方向，在此情况下一信道为自内存SP至单元CRC及KE/DE(它们被排列于个别硬件模块SHB)的数据传输所必需，及一信道为自个别硬件模块SHB至UART模块的数据传输所必需。
对已知以软件为基准的具体实施例及对已知以硬件为基准的具体实施例，个别需要复杂性皆为相当高的。在一方面，复杂软件为需要的，及在另一方面，额外硬件模块及信道为需要的以进行个别模块间的数据传输。
发明内容
因而本发明目的为提供一种传输/接收单元及异步数据传输之方法，其可以减少的复杂性实施。
此目的可由具根据权利要求第1项特征的传输/接收单元及具根据权利要求第11项特征的方法达到。
异步数据传输的根据本发明传输/接收单元包括编码单元及译码单元以分别编码要被传送数据及译码经接收数据。而且，在每一情况的传输/接收单元具一排列于传输路径及接收路径的单元以进行经传送数据的错误辨识及错误修正，特别是该传输/接收单元为用于串行异步数据传输的UART模块的形式。
根据本发明传输/接收单元使得显著减少异步数据传输的接口之实施的软件及硬件复杂性，特别是对串行异步数据传输。此可由整合或排列该传输路径及接收路径的错误辨识及错误修正单元与编码单元及译码单元于该传输/接收单元而达到。而且，此使得经由至少两频道避免数据的复杂互换为可能，如根据第2图在先前技艺中所叙述。
在一特别有利具体实施例中，该编码单元可在该传输路径连接做为需要被执行的要被传输数据之编码功能，及该译码单元可在该接收路径连接做为需要被执行的经接收数据之译码功能。被排列于传输/接收单元的编码单元及/或被排列于传输/接收单元的译码单元因而可分别在该传输路径或在该接收路径被任意性地连接，在此情况下此系依据要被传输数据的编码或译码经接收数据的要求而定。因该编码单元及/或该译码单元可分别在该传输路径或接收路径连接，因而当必要时，数据的编码或译码可自动地进行。
有利的是，若要被传输数据之编码要被进行，该编码单元被连接于在该传输路径的错误辨识及错误修正单元之下游，及若经接收数据之译码要被进行，该译码单元被连接于在该接收路径的错误辨识及错误修正单元之上游。
较佳为若在该传输路径的错误辨识及错误修正单元电连接至传输储存缓存器，特别是至传输FIFO，及若要被传输数据之编码要被进行，该编码单元被连接于在错误辨识及错误修正单元及传输储存缓存器之间的传输路径。
同样地发现为有利的若在该接收路径的错误辨识及错误修正单元电连接至接收储存缓存器，特别是连接至传输FIFO，及若经接收数据之译码要被进行，该译码单元被连接于在错误辨识及错误修正单元及接收储存缓存器之间的接收路径。
可提供在该传输路径的传输储存缓存器及在该接收路径的接收储存缓存器被电连接至检查通讯协议的监测单元，且该监测单元被排列或整合于特别是传输/接收单元。有利的是若该编码单元及该译码单元被个别设计用于SLIP编码及译码。
错误辨识及错误修正单元可为CRC单元的形式，及可被连接至数据总线线路。
DMA单元有利的是被电连接至数据总线线路，根据本发明传输/接收单元亦使得除了该传输/接收单元，可使用DMA模块于直接记忆存取。
此使得CRC单元及SLIP单元皆可在该传输/接收单元的传输路径及接收路径串行连接，故藉由CRC检查和，讯号之SLIP编码或译码及检查可被自动地进行。在此情况下该个别单元系直接排列于该传输/接收单元或在该UART模块，由此使得可确保特别有效的及低复杂性讯号处理。
在藉由如上所叙述的传输/接收单元根据本发明异步数据传输的方法中，要被传送数据及经接收数据的错误辨识及错误修正在该传输/接收单元的传输路径及接收路径进行。而且，在根据本发明方法中，要被传送数据所需的任何编码及该经接收数据的译码在该传输/接收单元进行，由此产生的错误检查及错误修正的步骤因而在该传输/接收单元本身进行。而且，要被传送数据或该经接收数据的所需的任何编码或译码在同样地在该传输/接收单元本身进行。这两错误检查及修正的步骤与编码/译码由直接在该传输/接收单元进行之因而以少的复杂性进行。
已发现为有利的若该经接收数据由读取接收储存缓存器的微处理器自动译码及，若需要，错误辨识及错误修正可自动进行。
较佳为若要被传送数据由自微处理器写入要被传送数据至传输储存缓存器而自动编码及，若需要，对检查码如要在CRC单元被计算的CRC检查和，且在接收单元此检查和在CRC单元被检查。
有利的是，编码要被传送数据的编码单元连接至在该传输/接收单元的传输路径，提供该编码单元被连接于错误辨识及错误修正单元下游，及传输储存缓存器(特别是传输FIFO)上游的传输路径。
亦可提供译码经接收数据的译码单元连接至在该传输/接收单元的接收路径，较佳为该译码单元系连接在错误辨识及错误修正单元上游，及接收储存缓存器(特别是接收FIFO)下游的接收路径。
较佳为，要被传送数据及经接收数据被个别SLIP-编码及SLIP-译码。有利的是，至少两字节被储存于该接收储存缓存器以进行经接收SLIP-编码数据字节的SLIP译码。可提供该错误辨识及错误修正藉由CRC算法执行，有利地提供DMA模块被电连接至该传输/接收单元。
附图说明
本发明的一示例具体实施例可参考概略图示被详细解释于下文。
第1图显示一种UART接口的已知软件基准实施的方块图；
第2图显示一种UART接口的已知硬件基准实施的方块图；及
第3图显示一种异步数据传输的传输/接收单元的根据本发明的一实施的方块图。
具体实施方式
在图标中，相同或功能性相同的组件被提供为具相同参考符号。
在第3图的示例具体实施例显示根据本发明UART模块的概略说明以实施一种用于串行异步数据传输的接口。该处理器单元PE、该内存SP及该DMA单元系对应于亦说明第2图的单元。根据本发明UART模块包括接收路径，于此做为接收FIFO的第一接收储存缓存器ESR及错误辨识及错误修正CRC1的第一单元被排列。该UART模块的接收路径进一步包括译码单元DE1，其被任意性地连接于该接收路径。在第3图所示的示例具体实施例所示的说明中，该译码单元DE1系连接于该接收路径。在此情况下，该译码单元被排列于该接收路径使得其可连接于该接收FIFO ESR的下游及单元CRC1的上游，若不需要译码该经接收数据，该译码单元DE1亦可自接收路径中断，在此情况下，该单元CRC1经由讯号线路PL1电连接至该接收FIFO ESR。该单元CRC1的输出系经由该数据总线DB及该地址总线AB电连接至该处理器组件PE。而且，该接收FIFO ESR的输入电连接至监测单元SIE以检查被用于数据传输的通讯协议。
此单元SIE(序列接口引擎)的一输入电连接至该UART模块的传输路径。该传输路径包括错误辨识及错误修正CRC2的单元，及传输储存缓存器SSR(在本示例具体实施例中其为传输FIFO的形式)。编码单元KE2被任意性地连接于该传输路径，在第3图的说明显示编码单元KE2被连接于该传输路径的情况。在此情况下，该编码单元KE2被连接于单元CRC2的下游，及该传输FIFO SSR的上游，若不需要编码该要被传送数据，则该编码单元KE2可自该传输路径中断。在此情况下，该单元CRC2可经由讯号线路PL2电连接至该传输FIFO SSR，该单元CRC2的输入系经由该地址总线AB及该数据总线DB电连接至该处理器单元PE。而且，该传输FIFO SSR的输出系电连接至监测单元SIE的输入。在根据本发明UART模块中，错误辨识及错误修正CRC1及CRC2单元因而被分别直接排列于该传输路径及该接收路径，及被整合于该UART模块。编码及译码单元KE2及DE1被同样地排列于该UART模块，及可依所需分别被连接于该传输路径及该接收路径。该接收FIFO ESR，该译码单元DE1及单元CRC1接着串联连接于该接收路径。该单元CRC2、该编码单元KE2及该传输FIFO SSR被同样地串联连接以编码要被传送数据。
在该接收路径的单元CRC1、该译码单元DE1及该接收FIFO ESR的排列表示CRC检查被自动地进行，及当该处理器单元PE自该接收FIFO ESR读取该经接收数据时，译码被任意性地自动进行。在该传输路径的该单元CCR2、该译码单元KE2及该传输FIFO SSR的装置同样地表示CRC检查被自动地进行及当要被传送数据被写至该传输FIFOSSR时，数据的编码被任意性地自动进行。在示例具体实施例中，要被传送数据在被写至该传输FIFO SSR前在该译码单元KE2被SLIP编码。因而所需要的是将适当的原数据自该处理器单元PE写至该传输FIFO。该CRC检查及该SLIP编码在此方法期间被自动地进行，如已所叙述的。该数据亦被CSLIP(压缩串行线路因特网协议)-编码。
在示例具体实施例中，当经SLIP编码的数据被接收，此经接收SLIP编码数据首先经由监测单元SIE写至该接收FIFO ESR。当此数据由该处理器单元PE自该接收FIFO ESR读取时，则首先在该接收路径于信号路径上的该译码单元DE1被SLIP译码，及经译码数据接着进行CRC检查。两字节被提供用于在该接收FIFO ESR的经接收数据的译码，以使得其可能对映该经SLIP编码的接收数据于经译码数据上。若经接收数据序列非SLIP序列，则经译码数据字节对应于经接收数据字节，及可因而被读取用于在该接收FIFO ESR的至少一字节。若经接收数据序列为SLIP序列，则需要至少一第二字节以使得译码该SLIP序列为可能。当该经接收数据由该处理器单元PE自该接收FIFO ESR读取时，译码及CRC检查因而亦被自动地进行。
该监测单元SIE具两进一步输出TxD及RTS(发送准备就绪)，其未被说明，与两输入RxD及CTS(清除发送)，其未被说明。要被传送数据经由输出TxD被传输及，如被传送至该数字讯号处理器。该经接收数据经由输入RxD被传送至SIE单元。经由该SIE单元或该UART模块的连接RTS被传送的讯号显示，如至调变器/解调器，用于传输的数据被经由该UART模块提供。该调变器/解调器经由SIE单元的连接CTS通知该传输单元其缓冲储存为空的，及要被传送数据可被接收。
根据本发明异步数据传输之传输/接收单元，特别是该UART模块，使得以简单及低复杂性方式进行错误辨识及错误修正与在该模块或在该传输/接收单元本身任何可能需要进行的要被传送数据之编码及/或经接收数据的译码。进行此目的所需要的单元以适当方式被整合于该传输/接收单元的接收路径及传输路径及，在该编码单元KE2及该译码单元DE1的情况下，可分别任意性地连接于该传输路径及该接收路径。根据本发明该传输/接收单元及异步数据传输之方法因而允许自动错误辨识及错误修正及，当需要时，要被传送数据之额外自动编码，若该处理器单元PE将此传送数据写至该传输FIFO SSR。以相对应方式，该传输/接收单元及异步数据传输之方法亦允许自动错误辨识及错误修正及，若需要时，经接收数据之额外自动译码，若该处理器单元PE自该接收FIFO ESR读取此经接收数据。有利的是仍可能使用在该系统的DMA单元，且此DMA单元经由数据总线DB电连接至根据本发明的该传输/接收单元。

Claims (20)

1.异步数据传输的传输/接收单元，特别是UART模块，其具
-编码单元(KE2)及译码单元(DE1)以分别编码要被传送数据及，以译码经接收数据，及
-在每一情况一单元，系被排列于传输路径及接收路径，以进行经传送数据的错误辨识及错误修正(CRC1、CRC2)。
2.根据权利要求第1项的传输/接收单元，
其特征在于
-该编码单元(KE2)可在该传输路径连接做为，需要被执行的，要被传输数据之编码功能，及
-该译码单元(DE1)可在该接收路径连接做为，需要被执行的，经接收数据之译码功能。
3.根据权利要求第2项的传输/接收单元，
其特征在于
-若要被传输数据之编码要被进行，该编码单元(KE2)被连接于在该传输路径的错误辨识及错误修正单元(CRC2)之下游，及
-若经接收数据之译码被进行，该译码单元(DE1)被连接于在该接收路径的错误辨识及错误修正单元(CRC1)之上游。
4.根据先前权利要求其中一项的传输/接收单元，
其特征在于
在该传输路径的错误辨识及错误修正单元(CRC2)系电连接至传输储存缓存器(SSR)，特别是至传输FIFO，及若要被传输数据之编码要被进行，该编码单元(KE2)被连接于在该错误辨识及错误修正单元(CRC2)及传输储存缓存器(SSR)之间的传输路径。
5.根据先前权利要求其中一项的传输/接收单元，
其特征在于
在该接收路径的错误辨识及错误修正单元(CRC1)系电连接至接收储存缓存器(ESR)，特别是至接收FIFO，及若经接收数据之译码被进行，该译码单元(DE1)系连接于在该错误辨识及错误修正单元(CRC1)及该接收储存缓存器(ESR)之间的接收路径。
6.根据权利要求第4或5项的传输/接收单元，
其特征在于
在该传输路径的传输储存缓存器(SSR)及在该接收路径的接收储存缓存器(ESR)系电连接至检查通讯协议的监测单元(SIE)，且该监测单元(SIE)系排列于特别是在该传输/接收模块。
7.根据先前权利要求其中一项的传输/接收单元，
其特征在于
该编码单元(KE2)及该译码单元(DE1)被个别设计用于SLIP编码及译码。
8.根据先前权利要求其中一项的传输/接收单元，
其特征在于
该错误辨识及错误修正单元(CRC1、CRC2)系为CRC单元。
9.根据先前权利要求其中一项的传输/接收单元，
其特征在于
该错误辨识及错误修正单元(CRC1、CRC2)系被连接至数据总线线路(DB)。
10.根据先前权利要求其中一项的传输/接收单元，
其特征在于
DMA单元系电连接至数据总线线路(DB)。
11.藉由根据先前权利要求其中一项的传输/接收单元的异步数据传输之方法，要被传送数据及经接收数据的错误辨识及错误修正在该传输/接收单元的传输路径及接收路径进行及，若需要，要被传送数据的编码及该经接收数据的译码在该传输/接收单元进行。
12.根据权利要求第11项的方法，
其特征在于
该经接收数据系由读取接收储存缓存器(ESR)的微处理器(PE)自动译码及，若需要，错误辨识及错误修正被自动进行。
13.根据权利要求第11或12项其中一项的方法，
其特征在于
要被传送数据由自该微处理器(PE)写入要被传送数据至该传输储存缓存器(SSR)而自动编码及，若需要，错误辨识及错误修正被自动进行。
14.根据权利要求第11至13项其中一项的方法，
其特征在于
编码要被传送数据的编码单元(KE2)系连接至在该传输/接收单元的传输路径。
15.根据权利要求第14项的方法，
其特征在于
该编码单元(KE2)系连接于在错误辨识及错误修正单元(CRC2)下游，及传输储存缓存器(SSR)，特别是传输FIFO，上游的传输路径。
16.根据权利要求第11至15项其中一项的方法，
其特征在于
译码该经接收数据的译码单元(DE1)系连接至在该传输/接收单元的接收路径。
17.根据权利要求第16项的方法，
其特征在于
该译码单元(DE1)系连接在错误辨识及错误修正单元(CRC1)上游，及接收储存缓存器(ESR)，特别是传输FIFO，下游的接收路径。
18.根据权利要求第11至17项其中一项的方法，
其特征在于
该要被传送数据及该经接收数据被个别SLIP-编码及SLIP-译码。
19.根据权利要求第18项的方法，
其特征在于
至少两字节被储存于该接收储存缓存器(ESR)以进行经接收SLIP编码数据字节的SLIP译码。
20.根据权利要求第11至19项其中一项的方法，
其特征在于
该错误辨识及错误修正系藉由CRC算法执行。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009957A (zh) * 2013-02-22 2014-08-27 中兴通讯股份有限公司 一种基于串口的以太网通讯方法及装置
CN107180006A (zh) * 2016-03-10 2017-09-19 北京迪文科技有限公司 一种串口通信的系统及串口通信方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8139654B2 (en) * 2005-08-08 2012-03-20 University Of Florida Research Foundation Device and methods for biphasic pulse signal coding
DE102010012428A1 (de) * 2009-08-20 2011-02-24 Rohde & Schwarz Gmbh & Co. Kg Kodiervorrichtung, Vorrichtung zur Weiterverarbeitung eines digitalen Basisband- oder Zwischenfrequenzsignals, System und Verfahren zur externen digitalen Kodierung
CN113726755B (zh) * 2021-08-23 2023-06-02 天津津航计算技术研究所 一种slip协议数据的处理方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2544385B2 (ja) * 1987-05-27 1996-10-16 株式会社日立製作所 通信制御装置
US5130993A (en) * 1989-12-29 1992-07-14 Codex Corporation Transmitting encoded data on unreliable networks
US5371736A (en) * 1992-12-21 1994-12-06 Abb Power T&D Company, Inc. Universal protocol programmable communications interface
MC2362A1 (fr) * 1993-11-23 1995-04-11 Pierre Gantier Transmission mécanique par dérivations gyroscopiques
US6334219B1 (en) * 1994-09-26 2001-12-25 Adc Telecommunications Inc. Channel selection for a hybrid fiber coax network
US5918024A (en) * 1996-05-08 1999-06-29 Ericsson, Inc. Method and apparatus for providing single channel communications
US6192498B1 (en) * 1997-10-01 2001-02-20 Globepan, Inc. System and method for generating error checking data in a communications system
US6012110A (en) * 1997-12-26 2000-01-04 Digi International Apparatus and method for input data loss prevention with a buffered UART
FR2774196B1 (fr) * 1998-01-27 2000-03-17 Gemplus Card Int Carte a memoire asynchrone
US6201817B1 (en) * 1998-05-28 2001-03-13 3Com Corporation Memory based buffering for a UART or a parallel UART like interface
JP2000004169A (ja) * 1998-06-15 2000-01-07 Ricoh Co Ltd Ｃｒｃ演算方法及びｃｒｃ演算回路
US6381661B1 (en) * 1999-05-28 2002-04-30 3Com Corporation High throughput UART to DSP interface having Dual transmit and receive FIFO buffers to support data transfer between a host computer and an attached modem
CN1333950A (zh) * 1999-11-15 2002-01-30 三菱电机株式会社 使用循环码的错误控制装置与方法
WO2001076077A2 (en) * 2000-03-31 2001-10-11 Ted Szymanski Transmitter, receiver, and coding scheme to increase data rate and decrease bit error rate of an optical data link
US6981202B2 (en) * 2001-01-08 2005-12-27 Nokia Corporation Method and system for allocating convolutional encoded bits into symbols before modulation for wireless communication
US20020144208A1 (en) * 2001-03-30 2002-10-03 International Business Machines Corporation Systems and methods for enabling computation of CRC' s N-bit at a time
US7106101B2 (en) * 2001-05-21 2006-09-12 Microchip Technology Inc. Functional pathway configuration at a system/IC interface
US6742057B2 (en) * 2001-05-31 2004-05-25 Koninklijke Philips Electronics N.V. Automatic upgradeable UART circuit arrangement
US20020194571A1 (en) * 2001-06-13 2002-12-19 Michael Parr System and method of coding cyclic redundancy check bits to enhance frequency reuse in a communications network
US20030093751A1 (en) * 2001-11-09 2003-05-15 David Hohl System and method for fast cyclic redundancy calculation
EP1322042B1 (en) * 2001-12-20 2009-04-08 Texas Instruments Inc. Convolutional encoding using a modified multiplier
US7069483B2 (en) * 2002-05-13 2006-06-27 Kiyon, Inc. System and method for identifying nodes in a wireless mesh network

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104009957A (zh) * 2013-02-22 2014-08-27 中兴通讯股份有限公司 一种基于串口的以太网通讯方法及装置
CN104009957B (zh) * 2013-02-22 2018-03-16 中兴通讯股份有限公司 一种基于串口的以太网通讯方法及装置
CN107180006A (zh) * 2016-03-10 2017-09-19 北京迪文科技有限公司 一种串口通信的系统及串口通信方法

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