CN101039323A

CN101039323A - 多速率多协议比特流处理器

Info

Publication number: CN101039323A
Application number: CNA2007100519988A
Authority: CN
Inventors: 张科峰; 蔡梦
Original assignee: Huazhong University of Science and Technology
Current assignee: WUHAN XINTAI TECHNOLOGY Co Ltd
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2007-09-19
Anticipated expiration: 2027-04-27
Also published as: CN101039323B

Abstract

一种多速率多协议比特流处理器，其中第一、二收发器用于分别对第一、第二协议比特流进行比特同步、时钟恢复、时钟倍频，第一、二包控制器用于对第一、第二协议比特流的数据包进行处理并转换成对应的第二、第一协议的比特流；第一协议串行比特流首先进入到第一收发器，再经过第一包控制器后又由第一收发器发送出，成为第二协议的串行比特流；第二协议串行比特流则首先进入到第一收发器，经过第二包控制器后又由第二收发器发送出，成为第一协议的串行比特流。本发明可以使两个传输速率不同、不同步并且传输协议不同的比特流进行高速通信。在数据传输的过程中同时完成协议的转换、纠错，与软件实现相比，本发明的效率更高，传输速度有质的飞跃。

Description

多速率多协议比特流处理器

技术领域

本发明涉及数据通信和数字集成电路领域，具体的说是用于基带传输的多速率多协议比特流处理器。

背景技术

目前数字集成电路的发展非常快，也被越来越多的应用于通信领域。与模拟集成电路相比，数字集成电路更适合大规模的电路设计，拥有易于集成、验证方便的特点。对于物理层的基带部分，通常是采用数模混合的方式进行设计。

在数据通信的应用领域中，常常出现三种情况：

[1]两个设备的传输速率不同，不能直接通信。

[2]两个设备传输速率相同但是一个是同步接口而另一个是异步接口，不能直接通信。

[3]两个设备满足速率相同，而且是都是同步的，但是传输的协议不一样，不能直接通信。

对于[1]和[2]两种情况，常常采用FIFO来连接两个设备。

而对于第[3]种情况，需要完成打包、纠错以及解包。这些处理可以由单片机的软件来完成，但效率很低。由机械工业出版社出版(美)BehrouzA.Forouzan著吴时霖等译《数据通信与网络》(第2版)是一本数据通信领域的国外经典教材，它指出“连接两种LAN的网桥应该能够处理帧格式不同、有效载荷不同、数据速率不同、地址位序不同以及确认、冲突、优先级可能是某个协议的一部分而另一个协议没有的问题。”可以看出网桥进行的是“透明传输”，即不能进行纠错。如果帧在传输过程中发生了错误，一般采用重发或着丢弃包。前一种方式会占用信道，浪费资源；后一种方式会丢失信息。网桥通常用来连接几种固定的协议，而不能支持多种协议。网桥不能对某一特定长度的包进行处理。

发明内容

本发明的目的是为了提供一种多速率多协议比特流处理器，该处理器可以使两个传输速率不同、不同步并且传输协议不同的比特流进行高速通信。

本发明提供的多速率多协议比特流处理器，它包括第一收发器、第二收发器、第一包控制器和第二包控制器；其中，

第一、二收发器用于分别对第一、第二协议比特流进行比特同步、时钟恢复、时钟倍频，第一、二包控制器用于对第一、第二协议比特流的数据包进行处理并转换成对应的第二、第一协议的比特流；

第一协议串行比特流首先进入到第一收发器，再经过第一包控制器后又由第一收发器发送出，成为第二协议的串行比特流；第二协议串行比特流则首先进入到第一收发器，经过第二包控制器后又由第二收发器发送出，成为第一协议的串行比特流。

本发明支持多速率的通信以及不同协议之间比特流的高速率同步或者异步传输的处理。所谓多速率是指当两个设备的传输速率不一样时可以通过本发明进行通信。所谓多协议是指，两个设备的传输协议不一样，如令牌环、FDDI、以太、HDLC，可以通过本发明完成码元同步、时钟恢复、帧同步、差错控制和解包打包进行通信。所谓比特流处理是指在数据传输的过程中，本发明可以根据上位机程序的设定对比特流进行处理和控制。本发明的优越性就在于，可以使两个传输速率不同、不同步并且传输协议不同的比特流进行高速通信。在数据传输的过程中同时完成协议的转换、纠错，可以适用于不同的网络协议之间的数据传输。与软件实现相比，本发明的效率更高，传输速度有质的飞跃。

附图说明

图1为本发明多速率多协议比特流处理器的结构示意图；

图2为包控制器的结构示意图；

图3为收发器的结构示意图；

图4为差错控制器的结构示意图；

图5为组包控制器的结构示意图；

图6为本发明中心控制器的状态图；

图7为本发明所述多速率多协议比特流处理器应用例结构图。

具体实施方式

下面结合附图和实例对本发明作进一步详细的说明。

如图1所示，其中符合不同协议的比特流用A和B来表示，本发明处理器包括第一收发器1、第二收发器2、第一包控制器3和第二包控制器4。其中，第一收发器1用于对A协议比特流进行比特同步、时钟恢复、时钟倍频，第二收发器2用于对B协议比特流进行比特同步、时钟恢复、时钟倍频，第一包控制器3用于对符合A协议比特流的数据包进行处理并转换成B协议的比特流，第二包控制器4用于对符合B协议比特流的数据包进行处理并转换成A协议的比特流。A协议串行比特流首先进入到第一收发器1经过第一包控制器3后又由第一收发器1发送出，成为B协议的串行比特流。B协议串行比特流则首先进入到第一收发器2，经过第二包控制器4后又由第二收发器2发送出，成为A协议的串行比特流。第一收发器1和第一包控制器3协同工作；第二收发器2和第二包控制器4协同工作。

第一包控制器3和第二包控制器4的结构和工作原理相同，其构成如图2所示。

第一包控制器3和第二包控制器4均包括输入缓存10、差错控制器5、多路开关6、组包控制器7、输出缓存8、中心控制器9、8位总线接口11。下面以第一包控制器3为例对各部分作进一步详细的说明。

输入缓存10：输入缓存10是一个深度为1K，宽度为8的FIFO。A协议的并行数据进入输入缓存10，至少存入1帧的数据。当存入1帧的数据以后，由中心控制器9控制输入缓存10的读地址指针读出LLC层的数据，即控制解包。当数据由输出缓存8发送完毕以后开始处理第二帧数据，依次类推。

由于在传输中总会发生错误，因此差错控制器5用来判断帧是否发生了错误。如果发生了错误，差错控制器5判断是哪里发生了错误。只要不是LLC本身发生的错误都可以通过差错控制器5进行纠正。差错控制器5可以处理定长包。

多路开关6用来有选择的连通输入缓存10、8位总线接口11、输出缓存8。当输入01时，8位总线接口11和中心控制器9连通；当输入10时，输入缓存10和输出缓存8连通；当输入11时，输入缓存10和输出缓存8连通且8位总线接口11和中心控制器9连通；当输入00时，输入缓存10和输出缓存8不连通且8位总线接口11和中心控制器9不连通。

输出缓存8是一个深度为1K，宽度为8的FIFO。LLC数据加上符合B协议的包头标志、类型、校验位和尾标志从输出缓存8发送到第一收发器1。

中心控制器9共包括4个状态，运行、复位、悬停和重启。当处于运行状态时，中心控制器9控制差错控制器5进行差错控制校验；控制输入缓存10的读地址指针读出LLC层的数据，即控制解包；通过控制多路开关6来控制输入缓存10、8位总线接口11、组包控制器7和输出缓存8之间的连通；通过控制组包控制器7来控制数据的组包；通过控制输出缓存8来控制数据的发送次序。

8位总线接口11用来连通上位机，通过上位机程序对中心控制器9进行控制。

图2中的差错控制器5可以采用如图4所示的结构予以实现。如图4所示，差错控制器5包括包头比较器20、输入包头寄存器21、包类型比较器22、输入包类型寄存器23、包数据长度比较器24、输入包数据长度寄存器25、地址比较器26、输入地址寄存器27、CRC(循环冗余)校验器28、校验寄存器29、包尾比较器30、输入包尾寄存器31。包头比较器20用来检测包头字节。输入包头寄存器21有4个字节，存储的是A协议比特流的包头字节。通过上位机程序来设定输入包头寄存器21。包类型比较器22用来检测数据包的类型字节、访问控制字节或者帧控制字节。输入包类型寄存器23有4个字节，相应的存储的是数据包的类型字节、访问控制字节或者帧控制字节。通过上位机程序来设定输入包类型寄存器23。包数据长度比较器24用来比较数据包的LLC数据长度字节。如果A协议比特流有数据长度字节，那么就可以通过包数据长度比较器24来获得特定长度的包。输入包数据长度寄存器25有4个字节，存储的是LLC数据长度字节。通过上位机程序来设定输入包数据长度寄存器25。地址比较器26用来检测目的地址和源地址。输入地址寄存器27有14个字节，用来存储目的地址和源地址。通过上位机程序来设定输入地址寄存器27。CRC校验器28是并行的8位，即一次可以处理8bit数据。CRC校验器28中CRC的生成多项式有三种，CRC-16(美国二进制同步系统中采用)，CRC-CCITT(由欧洲的CCITT推荐)，CRC-32(802.3，802.4，802.5，FDDI等)。校验寄存器29有一个字节。由上位机程序通过设定校验寄存器29的值来决定选用哪一种生成多项式。CRC校验器28对帧中的目的地址、源地址、长度、LLC数据等进行CRC校验，产生的校验位在中心控制器9的控制下进入到输出缓存8。对于CRC-16和CRC-CCITT校验的结果有16位，对于CRC-32校验的结果有32位。输出的时候，高字节在前，低字节在后，并行输出。包尾比较器30用来检测数据包的结束。输入包尾寄存器31有1个字节，用于存储尾标志。通过上位机程序来设定输入包尾寄存器31。

当图4中的包头比较器20检测到A协议比特流的包头时，发送一个确认信号给图2的中心控制器9。图2中心控制器9控制图4包类型比较器22开始工作。当收到图4包类型比较器22的确认信号后，图2的中心控制器9控制图4的包数据长度比较器24开始工作。当收到图4的包数据长度比较器24的确认信号后，图2的中心控制器9控制图4的地址比较器26开始工作。当收到图4的地址比较器26的确认信号后，图2的中心控制器9控制图4的包尾比较器30开始工作。当数据已经进入图2的输入缓存10时图4的CRC校验器28也运行完毕。CRC校验正确，则进行解包；CRC校验错误且图4中的包类型比较器22、包数据长度比较器24、地址比较器26检测正确则说明是LLC数据错误，由上位机程序决定如何处理；CRC校验错误，包类型比较器22或者包数据长度比较器24或者地址比较器26检测错误则可以定位错误，即对传输的数据进行纠错。

图2中组包控制器7用来控制给LLC数据加上包头、帧类型、LLC数据长度字节、源地址、目的地址、包尾标志。图2中组包控制器7包括图5中的CRC编码器32、输出包头寄存器33、输出包类型寄存器34、输出包长度寄存器35、输出包地址寄存器36、输出包尾寄存器37。

图5中的CRC编码器32的CRC生成多项式有三种，CRC-16，CRC-CCITT，CRC-32。CRC编码器32是并行的8位，即一次可以处理8bit数据。由上位机程序来决定采用哪一种生成多项式。CRC编码器32对数据帧中的目的地址、源地址、长度、LLC数据等进行CRC编码。

输出包头寄存器33中存储的是符合B协议的包头。输出包类型寄存器34中存储的是B协议的类型字节。输出包长度寄存器35中存储的是符合B协议的LLC数据长度字节。输出包地址寄存器36中存储的是符合B协议的目的地址和源地址。输出包尾寄存器37中存储的是符合B协议的尾标志。这些存储器中的内容均由上位机的程序预先设定。B协议的比特流通过多路开关6进入到CRC编码器同时进入输出缓存8。经过编码以后，在中心控制器9的控制下符合A协议的包头字节、包类型字节、包长度字节、包地址字节、CRC校验码、包尾字节以及输出缓存8中LLC数据按照顺序发送出去。

第一收发器1和第二收发器2的结构相同，如图3所示，它们均包括串行接收D触发器12、时钟恢复电路15、串并转换器13、并行接收D触发器14、时钟倍频电路19、串行发射D触发器16、并串转换器17、并行发射D触发器18。这里仅叙述第一收发器1的结构。

串行接收D触发器12接收符合A协议的比特流，然后通过时钟恢复电路15恢复出时钟。数据经过串行接收D触发器器17后进入串并转换器13。

串并转换器13接收恢复了时钟的串行比特流，并且将它转换成8位并行输出。串并转换器13的时钟来源于8分频以后的恢复时钟。

并行接收D触发器14将经过串并转换后的数据输出。

时钟恢复电路15采用全数字设计。时钟恢复电路15从接收端接收的高速度比特流，提取时钟。时钟恢复电路15是完全独立的，不需要其他外部元件。时钟恢复电路15还提供一个8分频的输出RCLK。

并行发射D触发器18，接收并行比特流并将其传输到并串转换器17。

并串转换器17从并行发射D触发器18接收8位并行数据。这些数据以8倍REFCLK的频率发送到串行发射D触发器16。

时钟倍频器24对REFCLK进行8倍频。并用倍频后的时钟控制并串转换器17、并行发射D触发器18以及串行发射D触发器16。

串行发射D触发器16接收来自并串转换器17的串行数据流并发送出去。

下面分别说明第一收发器1数据的接收和发送过程。

数据的接收过程：串行比特流进入串行接收D触发器12以后，先由时钟恢复电路15进行时钟恢复。恢复出来的时钟控制串并转换器13，并且有一个8分频的输出接到并行接收D触发器14。恢复出时钟后比特流进入串并转换器13，由串行输入变为8位并行数据输出。

数据的发送过程：8位并行数据进入并行发射D触发器18以后，由时钟倍频电路对输入时钟进行8倍频。倍频出来的时钟控制并串转换17。在暂时没有数据输入的情况下，器件可用PLL锁定的参考频率(REFCLK)来保证无数据时的频率稳定。8位并行数据进行并串转换以后，变为串行比特流输出。

本发明的整体处理流程如下：图3中的A比特流进入到串行接收D触发器12后，首先由时钟恢复电路15进行时钟恢复。恢复出时钟以后进入串并转换器13进行串并转换。然后并行数据经由并行接收D触发器14进入图1中的第一包控制器3。图1中的第一包控制器3中，比特流在进入图2的输入缓存10的同时进入差错控制器5。由中心控制器9控制差错校验、纠错、解包。然后在中心控制器9和多路开关6的控制下比特流一边进入输出缓存8一边在组包控制器7的控制下组包。在输出缓存8中，比特流又被重新加上包头、帧类型、地址字节、长度字节、校验位和尾标志，成为B协议的比特流。然后数据又进入到图3的第一收发器1中。在图3中，比特流经由并行发射D触发器18进入并串转换器17转换为串行的比特流。最后，比特流采用对REFCLK倍频后的时钟串行发出。

如图7所示，该本发明处理器应用的实例为：

以太接口40的传输速率是10Mb/s而X.25接口41的传输速率是48Kb/s。以太接口40和X.25接口41传输的速率不同，不同步而且传输的协议不一样。

多速率多协议比特流处理器39通过8位总线和单片机38相连，再分别连上以太接口40和X.25接口41。以太接口40发送以太比特流进入多速率多协议比特流处理器39经过解包、纠错、打包发送到X.25接口41；X.25接口41发送的X.25比特流进入多速率多协议比特流处理器39同样经解包、纠错、打包发送到以太接口40。

上位机程序设置图4的差错控制器5和图5的组包控制器7中寄存器的值，并且设定执行的先后顺序。将图4的输入包头寄存器21设置成以太的包头(即7个字节的前导符和1个字节的帧开始字节)、输入包类型寄存器23设置为00H(即不含类型字节)、输入包数据长度寄存器25设置为FFH(即处理LLC数据长度为256字节的包)、地址寄存器6设置为6个字节的目标地址和6个字节的源地址、校验寄存器29设置为01H(即选择CRC-32)、A包尾寄存器设置为00H(即以太不含包尾字节)。将图5的输出包头寄存器33设置成7EH(X.25的头标志字节)、CRC编码器32设置为CRC-CCITT、输出包类型寄存器34设置为7AH(即X.25的控制字节)、输出包长度寄存器35设置为00H(即不含数据长度字节)、输出包地址寄存器36设置为03H(即X.25的地址字节)、输出包尾寄存器37设置为7EH(X.25的尾标志字节)。以太接口40和X.25接口41就可以进行通信了。

在传输的过程中，单片机38基本不参与。由于协议的转换完全由硬件来实现，因此即使单片机的CPU性能不高依然可以获得很高的传输速度。本说明虽然是选的一个优化实施例，但是本专业的技术人员应该了解，本发明不局限于上述例子，而是适合多速率、多协议的情况。

Claims

1、一种多速率多协议比特流处理器，其特征在于：它包括第一收发器(1)、第二收发器(2)、第一包控制器(3)和第二包控制器(4)；其中，

第一、二收发器(1、2)用于分别对第一、第二协议比特流进行比特同步、时钟恢复、时钟倍频，第一、二包控制器(3、4)用于对第一、第二协议比特流的数据包进行处理并转换成对应的第二、第一协议的比特流；

第一协议串行比特流首先进入到第一收发器(1)，再经过第一包控制器(3)后又由第一收发器(1)发送出，成为第二协议的串行比特流；

第二协议串行比特流则首先进入到第一收发器(2)，经过第二包控制器(4)后又由第二收发器(2)发送出，成为第一协议的串行比特流。

2、根据权利要求1所述的处理器，其特征在于：第一包控制器(3)和第二包控制器(4)的结构相同，均包括输入缓存(10)、差错控制器(5)、多路开关(6)、组包控制器(7)、输出缓存(8)、中心控制器(9)、8位总线接口(11)；其中，

多路开关(6)用于有选择的连通输入缓存(10)、8位总线接口(11)和输出缓存(8)；

输入缓存(10)用于接收来自收发器的数据，并在中心控制器(9)的控制下进行解包；

差错控制器(5)用于判断帧是否发生错误；若发生错误进一步判断是帧类型、LLC数据长度字节、源地址还是目的地址发生错误并予以改正；

组包控制器(7)在中心控制器(9)的控制下给LLC数据加上包头、帧类型、LLC数据长度字节、源地址、目的地址、校验位、包尾标志；

输出缓存(8)用于在中心控制器(9)的控制下将LLC数据加上符合协议的包头标志、类型、校验位和尾标志按顺序从输出缓存(8)发送到收发器；

8位总线接口(11)用来连通上位机，通过上位机程序对中心控制器(9)进行控制；

中心控制器(9)包括4个状态，运行、复位、悬停和重启；当处于运行状态时，中心控制器(9)控制差错控制器(5)进行差错控制校验；控制输入缓存(10)的读地址指针读出LLC层的数据；通过控制多路开关(6)来控制输入缓存(10)、8位总线接口(11)、组包控制器(7)和输出缓存(8)之间的连通；通过控制组包控制器(7)来控制数据的组包；通过控制输出缓存(8)控制数据的发送次序。

3、根据权利要求2所述的处理器，其特征在于：所述差错控制器(5)包括：

用于检测包头字节的包头比较器(20)，

用于存储A协议比特流的包头字节的输入包头寄存器(21)，

用来检测数据包的类型字节、访问控制字节或者帧控制字节的包类型比较器(22)，

用于存储数据包的类型字节、访问控制字节或者帧控制字节的输入包类型寄存器(23)，

用于比较数据包的LLC数据长度字节的包数据长度比较器(24)，

用于存储LLC数据长度字节的输入包数据长度寄存器(25)，

用于检测目的地址和源地址的地址比较器(26)，

用于存储目的地址和源地址的输入地址寄存器(27)，

用于对帧中的目的地址、源地址、长度、LLC数据进行循环冗余校验的循环冗余校验器(28)，

用于存储校验值的校验寄存器(29)，

用于检测数据包的结束的包尾比较器(30)，

和用于存储尾标志的输入包尾寄存器(31)；

当包头比较器(20)检测到协议比特流的包头时，发送一个确认信号给中心控制器(9)；中心控制器(9)控制包类型比较器(22)开始工作；当收到包类型比较器(22)的确认信号后，中心控制器(9)控制包数据长度比较器(24)开始工作；当收到包数据长度比较器(24)的确认信号后，中心控制器(9)控制地址比较器(26)开始工作；当收到地址比较器(26)的确认信号后，中心控制器(9)控制包尾比较器(30)开始工作；当数据已经进入输入缓存(10)时循环冗余校验器(28)也运行完毕；循环冗余校验正确，则进行解包；循环冗余校验错误且包类型比较器(22)、包数据长度比较器(24)、地址比较器(26)检测正确则说明是LLC数据错误，由上位机程序决定如何处理循环冗余校验错误，包类型比较器(22)或者包数据长度比较器(24)或者地址比较器(26)检测错误则可以定位错误，即对发送的数据进行纠错。

4、根据权利要求3所述的处理器，其特征在于：所述组包控制器(7)包括

用于对帧中的目的地址、源地址、长度、LLC数据进行循环冗余编码的循环冗余编码器(32)，

用于存储符合协议的包头的输出包头寄存器(33)，

用于存储协议的类型字节的输出包类型寄存器(34)，

用于存储符合协议的LLC数据长度字节的输出包长度寄存器(35)，

用于存储符合协议的目的地址和源地址的输出包地址寄存器(36)，

用于存储符合协议的尾标志的输出包尾寄存器(37)，

比特流通过多路开关(6)进入到循环冗余编码器(32)同时进入输出缓存(8)，经过编码以后，在中心控制器(9)的控制符合协议的包头字节、包类型字节、包长度字节、包地址字节、循环冗余校验码、包尾字节以及输出缓存(8)中LLC数据按照顺序发送出去。

5、根据权利要求1至4中任一所述的处理器，其特征在于：所述第一收发器(1)和第二收发器(2)的结构相同，均包括串行接收D触发器(12)、时钟恢复电路(15)、串并转换器(13)、并行接收D触发器(14)、时钟倍频电路(19)、串行发射D触发器(16)、并串转换器(17)和并行发射D触发器(18)；其中，

串行接收D触发器(12)接收符合第一或第二协议的比特流，然后通过时钟恢复电路(15)恢复出时钟进入串并转换器(18)；

串并转换器(18)接收恢复了时钟的串行比特流，并将它转换成8位并行输出；

并行接收D触发器(19)并行接收D触发器(14)将经过串并转换后的数据输出；

时钟恢复电路(15)从并行接收D触发器(19)接收的高速度比特流，提取时钟，提供一个8分频的输出RCLK；

并行发射D触发器(18)用于接收发送端的并行数据并将其传输到并串转换器(17)；

并串转换器(17)从并行发射D触发器(23)接收8位并行数据，进行串并转换，并以8倍REFCLK的频率发送到串行发射D触发器(21)；

时钟倍频电路(19)对REFCLK进行8倍频，并用倍频后的时钟控制并串转换器(17)、并行发射D触发器(18)以及串行发射D触发器(16)；

串行发射D触发器(16)接收来自并串转换器(17)的串行数据流发送到第一包控制器(3)。