CN1571156A - 静电放电保护电路 - Google Patents

Abstract

本发明提供一种静电放电保护电路，其包含一半导体衬底、三设置于该半导体衬底上的第一、第二及第三P型阱，该第一P型阱上设置有一第一P⁺渗杂区及一第一N⁺渗杂区，该第一P⁺渗杂区及该第一N⁺渗杂区接地，该第二P型阱上设置有一第二P⁺渗杂区及一第二N⁺渗杂区，该第二P⁺渗杂区及该第二N⁺渗杂区连接于电源供应电压V_DD，该第三P型阱上设置有一第三N⁺渗杂区、一第三P⁺渗杂区、及一第四N⁺渗杂区，该第三N⁺渗杂区、该第三P⁺渗杂区及第四N⁺渗杂区用来输出入信号。

Description

静电放电保护电路

技术领域

本发明相关于一种静电放电保护电路，特别指一种包含PS(Positive toVSS)、NS(Negative to VSS)、PD(Positive to VDD)、ND(Negative to VDD)及DS(VDD to VSS)等五种测试模式的静电放电保护电路。

背景技术

近年来，集成电路制造工艺技术的改进，使得如互补式金属氧化物半导体场效应(CMOS)晶体管等所构成的集成电路(integrated circuit，IC)的尺寸可从次微米(submicron)进一步地被缩小至深次微米(deep-submicro)，以降低制造成本及增进运算效能。然而，集成电路对于静电放电(electrostaticdischarge，ESD)的防护能力会随着尺寸的缩小而减弱。举例来说，当一输出缓冲级(output buffer)元件的沟道宽度(channel width)被设定为300微米，2微米传统集成电路制造工艺所制造的NMOS元件可承受高达3,000伏特的静电电压，然而1微米LDD(lightly-doped drain)制造工艺所制造的集成电路却仅能承受2,000伏特的静电电压。此外，由于集成电路所处的环境中的静电并不会因集成电路的尺寸缩小而有任何的改变，因此，与大尺寸集成电路相比较，小尺寸(先进制造工艺)集成电路更易受到静电放电的影响而损坏，因此，用来保护集成电路免受静电放电损害的静电放电保护电路(ESDprotection circuit)也就随着集成电路制造工艺的进步而变得更加重要了。

一般而言，静电放电大略可分为人体放电模式(human-body model，HBM)、机器放电模式(machine model，MM)、元件充电模式(charged-device model，CDM)、及电场感应模式(field-induced model，FIM)等四种模式。以人体放电模式为例，人体会因走动而产生静电，当累积了一定数量静电的人体接触到集成电路时，人体上所累积的静电便会经由集成电路的接脚(pin)流入集成电路内，再经由集成电路的放电而流至接地点(ground)。上述的静电放电过程可于一短时间(数百毫微秒，nano-second)内产生足以烧毁集成电路的数安培瞬间放电电流。

请参阅图1，图1为公知一人体放电模式10及用来保护一集成电路芯片16免受人体所产生的静电放电损害的静电放电保护电路15的等效电路图。静电放电保护电路15包含一等效电阻17及一等效电容19(等效电容19假设具有1C_ESD的电容值)。人体因走动而产生的静电会累积至一等效电容(100pF)12，而当人体接触到集成电路芯片16时(等效上，一开关18由指向端点A转而指向端点B)，累积于人体上的静电会依序经由一等效电阻14(1.5KΩ)、静电放电保护电路15中的等效电阻17及等效电容19后，流至接地点，而不会直接流至集成电路芯片16，以保护集成电路芯片16免受因静电放电所形成的静电放电电流的毁损。

一般而言，测试集成电路对于静电放电的承受能力计有PS、NS、PD、ND及DS等五种测试模式。请参阅图2，图2为公知PS测试模式测试图1中所表示的集成电路芯片16的示意图。集成电路芯片16的V_SS接脚24接地，集成电路芯片16的待测接脚，如图2中所表示的接脚22，连接至一正测试电压20，而集成电路芯片16中包含V_DD接脚26的其余接脚皆浮接着。

在PS测试模式中，正测试电压20施加(zap)一预定正电压至待测接脚22数次(通常为三次)，以测试待测接脚22是否已因正测试电压20(静电放电)所施加的预定正电压而损毁。若待测接脚22仍完好如初，则正测试电压20调升该预定正电压，并再次地施加该调升过的预定正电压于待测接脚22三次。如此反复进行，直到待测接脚22因正测试电压20所施加的预定正电压而毁损为止，此时的预定正电压为一静电放电毁损阈值电压(ESD failurethreshold)。而判断集成电路芯片16的待测接脚22是否已因静电放电而毁损计有绝对漏电流法、相对I-V漂移法、及功能观测法等三种方法。

前已述及，测试集成电路对于静电放电的承受能力计有PS、NS、PD、ND及DS等五种测试模式，而图2仅表示在PS测试模式下，待测接脚22的静电放电毁损阈值电压(亦即静电放电承受能力)。然而，相同的待测接脚22在不同的测试模式下，会有不同的静电放电毁损阈值电压。此外，于同一测试模式下，集成电路芯片16中所包含的任二接脚的静电放电毁损阈值电压也不尽相同。由于集成电路芯片16中任一接脚的毁损皆可造成集成电路芯片16的功能丧失，因此，在所有测试模式下，集成电路芯片16中所有接脚的静电放电毁损阈值电压中的最小者才别具意义，该最小静电放电毁损阈值电压也才是集成电路芯片16的静电放电毁损阈值电压。

由于不确定集成电路芯片16于何种测试模式下，各接脚的静电放电毁损阈值电压才是该最小静电放电毁损阈值电压，因此，用以保护集成电路芯片16免受超过该最小静电放电毁损阈值电压损害的静电放电保护电路30必需能为集成电路芯片16的所有接脚防护上述五种不同测试模式下的静电放电。请参阅图3，图3为图2所表示的集成电路芯片16的示意图。如前所述，集成电路芯片16中每一接脚皆必需包含五种静电放电保护模式，以可同时作为一输入焊点(pad)22及一输出焊点28为例，集成电路芯片16包含一连接于接脚22的内部电路30、及五组分别于PS、NS、PD、ND及DS测试模式中用来保护内部电路30的静电放电保护电路32、34、36、38及40。静电放电保护电路32至40仅作用于静电放电发生于集成电路芯片16时，换句话说，当集成电路芯片16未遭遇任何静电放电而正常工作时，静电放电保电电路32至40不动作的。

集成电路芯片16遇有静电放电时的工作过程略述如下：以ND测试模式为例，电流会先从一V_DD接脚26流向ESD保护电路36再流向ESD保护电路26再沿着V_SS接脚24流向ESD保护电路34以及输入焊点22最后再到负测试电压42。因此，集成电路芯片16便可免受负测试电压42的损害。

在CMOS集成电路中，可做为静电放电保护电路的元件不外乎电阻(Diffusion or poly resistor)、二极管(p-n junction)、金属氧化物半导体(MOS)元件、厚氧化层元件(Field-oxide device)、寄生的双极型元件(Bipolar junction transistor)、以及寄生的硅可控整流器元件(SCR device，p-n-p-n structure)，这些元件各有不同的特性及耐静电放电能力。

举例来说，由于二极管于正向偏压时的工作电压(约0.8至1.2伏特)远小于反向偏压时的工作电压(约-13至-15伏特)，换句话说，当相同大小的静电放电电流经一二极管时，该二极管在正向偏压时所产生的热量会远小于在反向偏压时所产生的热量，因此，在具有相同尺寸的前提下，工作于正向偏压时的二极管所能承受的静电放电电压值会远高于工作于反向偏压时的二极管所能承受的静电放电电压值，而作为静电放电保护电路的二极管通常仅作用于正向偏压。但也正由于一静电放电保护电路中的二极管通常仅作用于正向偏压，所以，该静电放电保护电路尚需额外地附加如电阻等的其它元件。反之，由于SCR元件无论在正向偏压抑或在反向偏压时的工作电压皆约为1伏特，所以，作为静电放电保护电路的SCR元件仅需较小的面积便能承受较高的静电放电电压。在相同制造工艺下，SCR元件于单位面积上的耐静电电压能力将可高于其余元件于单位面积上的耐静电电压能力。

上述元件可被用来组合成各种不同的静电放电保护电路。请参阅图4及图5，图4及图5为两种以上述元件构成的静电放电保护电路50及60的电路图，静电放电保护电路50及60皆连接于接脚22及内部电路30之间，用以保护内部电路30免受静电放电的损害。图4中所表示的静电放电保护电路50包含一电阻52及两个二极管54及56，而图5中所表示的静电放电保护电路60则包含两个电阻62及64、一SCR元件66及一氧化层元件68。图5所表示的静电放电保护电路50的耐静电放电的能力优于图4所表示的静电放电保护电路40的耐静电放电的能力。

如前所述，一静电放电保护电路会因其内所包含的元件的不同而有不同的耐静电放电能力，然而，各个不同元件的改进亦可间接地增进该元件所在的静电放电保护电路的耐静电放电能力。以CMOS元件为例，改进CMOS元件的耐静电放电能力可从制造工艺、元件本身及电路设计三阶段着手。

就制造阶段而言，不论是在CMOS制造工艺中加入LDD结构、在MOS元件的扩散层(diffusion)上使用Silicided diffusion(硅扩散)、使用Polycide(多晶硅硅化物)以降低MOS元件的栅极上的杂散串联电阻、或于制造工艺中同时作Silicided diffusion及Polycide制造工艺，虽然皆可大幅地增加MOS的内部电路的运算速度及集成度，但由这些先进制造工艺所制造出来的CMOS芯片却更容易被静电放电所毁损，亦即，该CMOS芯片的耐静电放电能力非常差。而防静电放电注入制造工艺(ESD-implant process)及金属硅化物扩散层分隔制造工艺(silicided-diffusion blocking process)便为两种用以改进上述缺点的制造阶段改进方法。防静电放电注入制造工艺于同一CMOS制造工艺中，在漏极端多一道离子注入程序以覆盖原有的LDD区域，而使漏极区的电流分布更加平均，增进ESD承受力。金属硅化物扩散层分隔制造工艺可有效地控制MOS元件的漏极与栅极间的镇流电阻(BallastingResistor)，并进而提升MOS元件的运算速度。

就元件本身阶段而言，以SCR元件为例，较为著名的有低电压触发硅可控整流器(low-voltage triggering SCR，LVTSCR)。LVTSCR包含P⁺diffusion、N-well、P-substrate及N⁺diffusion等四层结构。由于具有相当高的结击穿电压(junction breakdown threshold，约30至50伏特)，所以，LVTSCR必需额外地附加一箝位电路(clamp circuit)。当因静电放电的作用而导通时，LVTSCR所产生的低箝位电压(clamping voltage)会将静电放电电压箝位于一低电压电平，以保护其所欲保护的内部电路。

就电路设计阶段而言，较著名的有应用于NMOS的栅极耦合(gate-coupled)栅极接地(gate-grounded)基极驱动(substrate-triggered)技术。由于大尺寸元件大都会被布局成手指状(finger type)，然而这些并联在一起的手指不一定会同时导通以疏通静电放电电流，这也就是为何元件的耐静电放电能力不见得会随着元件尺寸的增加而同步放大的缘故，因此，基极驱动技术便利用了基极电压的控制(capacitance coupling effect)，均匀地导通每一手指，以增加大尺寸元件的耐静电放电能力。而栅极接地技术将一MOS的漏极及栅极分别连接至一接脚及接地点，并通过导通该MOS内部的寄生双极型晶体管(BJT)，以泄放静电放电电流；而栅极耦合则采用电容耦合方式控制栅极电位，以帮助寄生BJT的导通。前已述及，由于有五种测试集成电路对于静电放电的承受能力的测试模式，而一个MOS至多仅能实现两种测试模式，所以，公知静电放电保护电路至少需要三个MOS方能实现。

一般而言，公知静电放电保护电路有下列缺点：

1.静电放电保护电路对其内部电路造成负载效应，影响整体效能；

2.静电放电保护电路本身漏电流过大，增加功率耗损；

3.静电放电保护电路的驱动电压过高，无法及时地泄放静电放电电流，而达到防护作用；

4.静电放电保护电路本身所能承受的静电放电电压不足，降低静电放电保护电路保护内部电路的能力；

5.静电放电电流无法均匀地流过静电放电保护电路，以致于，即使增大静电放电保护电路的面积，亦无法保证能相应地提高静电放电的防护效能；

6.为达到全面性的静电放电防护目的，静电放电保护电路至少需要三个静电放电保护元件，导致面积增加；

7.静电放电保护电路有时会使用额外的制造工艺来实现，例如ESDimplant(注入)，增加成本支出；以及

8.目前市面上的静电放电保护电路并不适用于宽带射频电路。

发明内容

因此本发明的主要目的在于提供一种静电放电保护电路，以解决公知技术的问题。

根据本发明的权利要求，本发明公开一种包含五种测试模式的静电放电保护电路，其包含一半导体衬底、三设置于该半导体衬底上的第一、第二及第三P型阱，该第一P型阱上设置有一第一P⁺渗杂区及一第一N⁺渗杂区，该第一P⁺渗杂区及该第一N⁺渗杂区接地，该第二P型阱上设置有一第二P⁺渗杂区及一第二N⁺渗杂区，该第二P⁺渗杂区及该第二N⁺渗杂区连接于输入电压，该第三P型阱上设置有一第三N⁺渗杂区、一第三P⁺渗杂区、及一第四N⁺渗杂区，该第三N⁺渗杂区、该第三P⁺渗杂区及第四N⁺渗杂区用来输出入信号。

在本发明的较佳实施例中，该半导体衬底为一N型半导体衬底，而该多个渗杂区上沉积有硅化物。

由于本发明的静电放电保护电路可独立实现所有测试模式，因此不需额外的箝位电路。此外，沉积于该多个渗杂区上的硅化物可强化该静电放电保护电路的耐静电放电能力。

附图说明

图1为公知一人体放电模式及一静电放电保护电路的等效电路图。

图2为公知PS测试模式测试图1中所表示的集成电路芯片的示意图。

图3为图2所表示的集成电路芯片的示意图。

图4及图5为两种以上述元件构成的静电放电保护电路的电路图。

图6为本发明的较佳实施例中一静电放电保护电路的剖面图。

图7为本发明的第二实施例中一静电放电保护电路的剖面图。

图8为本发明的第三实施例中一静电放电保护电路的剖面图。

图9为图6所表示的静电放电保护电路的布局图。

图10为本发明的第四实施例中应用于宽带射频电路的二级静电放电保护电路的布局图。

图11为本发明的第五实施例中应用于宽带射频电路的四级静电放电保护电路的布局图。

图12为本发明的第六实施例中应用于超宽带射频电路的四级静电放电保护电路的布局图。

图13为本发明的第七实施例中应用于超宽带射频电路的双路径静电放电保护电路的布局图。

图14及图15为表示于图6的静电放电保护电路100中一第一P⁺渗杂区的放大图。

附图符号说明

10          人体放电模式        12、19、3C6   等效电容

14、17      等效电阻            15、32、34、  静电放电保护电

                                36、38、40、  路

                                50、60、700

16          集成电路芯片        18            开关

20          正测试电压          22            输入接脚

24          V_SS接脚            26            V_DD接脚

30          内部电路            42            负测试电压

52、62、64  电阻                54、56        极管

66          硅可控整流器元      68            氧化层元件

            件

100、200、  静电放电保护电      102           N型半导体衬底

300、400、  路

500、600

104         第一P型阱           106           第二P型阱

108         第三P型阱           110           第一P⁺渗杂区

112         第一N⁺渗杂区       114           第二P⁺渗杂区

116         第二N⁺渗杂区       118           第三N⁺渗杂区

120         第三P⁺渗杂区       122           第四N⁺渗杂区

190         硅状物              202           P型半导体衬底

252         深N型阱             254           第一浅沟隔离层

256         第一浅沟隔离层      302、610、    静电放电保护单

                                612、         元

304         共面波导(传输       402、502、    第一级保护单元

            线)                 602、702

404、504、  第二级保护单元      506、706、712 第三级保护单元

704、710

508、604、  第四级保护单元          714    第五级保护单元

606、608、

708

28          输出焊点

具体实施方式

请参阅图6，图6为本发明的较佳实施例中一静电放电保护电路100的剖面图。静电放电保护电路100包含一N型半导体衬底(N-substrate)102、一第一P型阱(P-well)104、一第二P型阱106、及一第三P型阱108，第一P型阱104、第二P型阱106及第三P型阱108皆设置于半导体衬底102上。第一P型阱104上设置有一第一P⁺渗杂区(P⁺region)110及一第一N⁺渗杂区(N⁺region)112，皆用来电连接于一集成电路芯片的接地接脚(GND pad)GND，第二P型阱106上设置有一第二P⁺渗杂区114及一第二N⁺渗杂区116，皆用来电连接于该集成电路芯片的电源接脚(VDD pad)VDD，而第三P型阱108上设置有一第三N⁺渗杂区118、一第三P⁺渗杂区120、及一第四N⁺渗杂区122，皆用来电连接于该集成电路芯片的输入/输出接脚(I/O pad)I/O。

等效上，静电放电保护电路100的左半边的N-P-N-P-N五层，亦即第一N⁺渗杂区112-第一P型阱104-N型半导体衬底102-第三P型阱108-第三N⁺渗杂区118，可视为三个串接的双极型晶体管B₁、B₂及B₃、或可视为两个硅可控整流器元件SCR₁(双极型晶体管B₂-B₁)及SCR₂(双极型晶体管B₂-B₃)。因此，静电放电保护电路100的工作机理类似于公知硅可控整流器元件的工作机理。

静电放电保护电路100的工作过程说明如下：当有正向于地的静电电压(PS测试模式)产生并达到一预定反向电压时，N型半导体衬底102与第一P型阱104间的结会因而击穿，因此，对应于该静电放电的静电放电电流便可经由第一P型阱104内的第一P⁺渗杂区110流至该集成电路芯片的接地接脚GND，以保护该内部电路免受该静电放电电流的损害，换句话说，相当于硅可控整流器元件SCR₁在工作；相对地，当有负向于地的静电电压产生(NS测试模式)并达到该预定反向电压时，N型半导体衬底102与第三P型阱108间的结会因而击穿，因此，对应于该静电放电的静电放电电流便可经由第三P型阱108内的第三P⁺渗杂区120流至该集成电路芯片的输入/输出接脚I/O，换句话说，相当于硅可控整流器元件SCR₂在工作。同理，静电放电保护电路100的右半边结构-第二N⁺渗杂区116-第二P型阱106-N型半导体衬底102-第三P型阱108-第四N⁺渗杂区122-可泄放正向于VDD(PD测试模式)及负向于VDD(ND测试模式)的静电放电电流，不再重述。与公知双SCR静电放电保护电路相比较需额外包含该箝位电路，以实现DS测试模式，本发明的静电保护电路100中的第一P型阱104、N型半导体衬底102及第二P型阱106形成另一寄生双极型晶体管B₇，可用来泄放由VDD流至GND的静电放电电流(DS测试模式)。

为了更有效地控制静电放电保护电路100的驱动电压V_T，静电放电保护电路100的N型半导体衬底102中位于第一P型阱104与第三P型阱108间、及第三P型阱108与第二P型阱106间亦如公知技术般注入了一层MOS制造工艺中常用的V_T Implant，因此，于第一P型阱104的第一N⁺渗杂区112与第三P型阱108的第三N⁺渗杂区118(第三P型阱108的第四N⁺渗杂区122与第二P型阱106的第二N⁺渗杂区116亦同)间所形成的假MOS(pseudo MOS)结构会因其内的耦合电容(coupling capacitor)而略为导通，不仅如此，静电放电的高电压会降低第三P型阱108中第三N⁺渗杂区118(及第四N⁺渗杂区122)的势垒(barrier)，以进一步导通该假MOS结构，略为导通的假MOS结构有助于降低静电放电保护电路100的驱动电压V_T。

图6所示的静电放电保护电路100为一般的半导体制造工艺所制成，当然，本发明的静电放电保护电路也可适用于较先进的半导体制造工艺。请参阅图7，图7为本发明的第二实施例中一具有三重阱结构(triple well)的静电放电保护电路200的剖面图。一P型半导体衬底202与一深N型阱(deepN-well)252间的反向偏压，可降低静电放电保护电路200内潜在的漏电流。此外，分别位于第一P型阱104的第一P⁺渗杂区110及第二P型阱106的第二P⁺渗杂区114旁的第一及第二浅沟隔离层(shallow trench isolation，STI)254及256可限制静电放电保护电路200内游离电子行进的路径，以降低该游离电子泄漏至第一及第二P型阱104及106外的可能性。静电放电保护电路200的工作过程类似于图6中所表示的静电放电保护电路100的工作过程，不再重述。

如图1所示，等效上，公知静电放电保护电路15可简化为等效电阻17及等效电容19。为了能快速地泄放因静电放电所引致的静电放电电流，一般而言，电路15中的等效电容19必需至少具有300fF的电容值。具有如此高电容值的等效电容19不仅会使得电路15的面积增加，更糟的是，具有高电容值的等效电容19所形成的负载效应(load effect)会降低静电放电保护电路15所欲保护的电路(如图1中的集成电路芯片16及图8中的负载R_load)的效能。而本发明的静电放电保护电路可选择性地运用微波中的分散式放大器(distributed amplifier)的概念，以解决上述的问题。

请参阅图8，图8为本发明的第三实施例中一静电放电保护电路300的等效电路图，静电放电保护电路300利用分散式放大器的概念所形成。与图1中所示的静电放电保护电路15仅包含单一等效电容19及单一等效电阻17不同的是，静电放电保护电路300包含多级(图8中表示四个)相互串接的静电放电保护单元302，每一保护单元302皆包含一共面波导(coplanarwave-guide，CPW)304(或一传输线(transmission line)304)及一等效电容306，其中共面波导(及传输线)304利用半导体制造工艺中的金属层所制成，以作为每一保护单元302的导引装置(guiding structure)，而每一保护单元302内的等效电容306假设皆具有0.25C_ESD的电容值。

由于本发明的静电放电保护电路300中所有等效电容306所共同具有的电容值(并联电容的电容值等于个别电容的电容值和)等效上等于公知静电放电保护电路15中的等效电容19所具有的电容值，所以，静电放电保护电路300的面积及泄放静电放电电流的能力等同于静电放电保护电路15的面积及泄放静电放电电流的能力。然而，由于对于该射频电路而言，静电放电保护电路300的电容值(图8中虚线所示的保护单元302的电容值)仅及静电放电保护电路15的电容值的四分之一，所以，静电放电保护电路300对于该射频电路所造成的负载效应远小于静电放电保护电路15对于该射频电路所造成的负载效应。换句话说，在相同的负载效应下，静电放电保护电路300的面积不仅可远小于静电放电保护电路15的面积，并且，静电放电保护电路300泄放静电放电电流的能力亦会远高于静电放电保护电路15泄放静电放电电流的能力。

静电放电保护电路300中利用半导体制造工艺中的金属层所制成的共面波导304等效上可视为一电感304，在电感补偿效应(inductancecompensation effect)的作用下，可做宽带的50欧姆阻抗匹配，其等效电容306可做宽带的ESD保护。

除了具有上述的优点外，利用分散式放大器的概念所形成的静电放电保护电路300另可通过改变其内所包含的保护单元302的数量而匹配于各种具有不同频宽的射频电路，例如像是窄带(narrow band)射频电路、宽带(broadband)射频电路、乃至于超宽带(ultra-broad band)射频电路。由于运用分散式放大器的概念所形成的静电放电保护电路的阈值频率(corner frequency)ω_c与该静电放电保护电路中所包含的保护单元的数量n有关，

亦即 ${\mathrm{\ω}}_c=\sqrt{\frac{{4n}^2+{\mathrm{\ω}}_0^2{Z}_0^2{C}^2}{Z_0^2{C}^2}},$

因此，本发明的静电放电保护电路可随着其所欲保护的射频电路的频宽的不同而改变其内所包含的保护单元的数量。举例来说，若本发明的静电放电保护电路所欲保护的射频电路为一窄带射频电路，则该静电放电保护电路可仅包含一个保护单元。一般而言，包含四个相互串接(四级)的保护单元的静电放电保护电路便足以保护频宽为10GHz的射频电路了。

由于一集成电路芯片所有接脚的焊点(pad)为了降低电容的缘故皆呈八角形，所以，本发明的静电放电保护电路于布局上亦呈现八角形，以尽可能地布局于该集成电路芯片中相对应接脚焊点的下方，并节省该集成电路芯片的面积。请参阅图9，图9为图6所表示的静电放电保护电路100(图8所表示的静电放电保护电路300中任一保护单元中的C_ESD306)的布局图。第一及第二P型阱104及106分别置于上、下两方，而第三P型阱108则置于中央处。在本发明的较佳实施例中，为了避免任一P型阱与其内的N⁺渗杂区间的结因该P型阱内的P⁺渗杂区及N⁺渗杂区同时接收到静电放电电流所引致的反向偏压而击穿，静电放电保护电路100中的四个N⁺渗杂区，亦即第一、第二、第三及第四N⁺渗杂区112、116、118及122，皆较第一、第二及第三P⁺渗杂区110、114及120的布局面积为小。

除了可节省该集成电路芯片的面积外，由于在一四角形布局的角落处所产生的寄生电容大于在一八角形布局的角落处所产生的寄生电容，因此，呈八角形的静电放电保护电路100与公知呈四角形布局的静电放电保护电路相比较可减少约17％的电容量，同时较为圆滑的转角亦可降低不必要的微波效应。

图9所表示的静电放电保护电路100针对窄带射频电路而设的，也就是说，静电放电保护电路300仅需包含单一静电放电保护单元302便足以应付该窄带射频电路对于频宽的要求。相对地，若应用于宽带射频电路、乃至于超宽带射频电路的话，静电放电保护电路300便需包含两个或两个以上相互串接的保护单元302。请参阅图10及图11，图10及图11为本发明的第四及第五实施例中应用于宽带射频电路的二级(包含两个串接的保护单元302)静电放电保护电路400及四级(包含四个串接的保护单元302)静电放电保护电路500的布局图。电路400包含一连接至一集成电路芯片的接脚的第一级保护单元402、及一连接至一内部电路(该宽带射频电路)的第二级保护单元404。电路500包含一连接至一集成电路芯片的接脚的第一级保护单元502、一连接至一内部电路的第四级保护单元508、及两个分别连接于第一级及第四级保护单元502及508的第二级及第三级保护单元504及506。

图11所表示的静电放电保护电路500中所包含的四级保护单元502、504、506及508呈ㄇ字型排列，当然，该等四级保护单元502、504、506及508也可布局成一直线，举例来说，延着该集成电路芯片的边界布局成一直线。然而，由于一集成电路芯片中的每一接脚皆需配置一相对应的静电放电保护电路，并且两接脚间的距离有限，因此，为了不占据过多该集成电路芯片的有限的边长，在本发明的第五实施例中，该等四级保护单元502、504、506及508较建议采取如图11中所表示的ㄇ字型布局形态。除此之外，静电放电保护电路亦可包含三级保护单元(未表示于图中)。

在本发明的静电放电保护电路中，由于以传输线所作成的电感会产生一预定的延迟，因此，直接接触于一集成电路芯片的接脚的静电电路保护单元，例如像是图11中的第一级保护单元502，需布局成具有较大的面积，以尽可能地防止静电放电保护电路500的损毁。此外，为了能承受该内部电路所不预期传来的突波，基于上述的理由，直接接触于该内部电路的静电电路保护单元，例如图11中的第四级保护单元508，亦需布局成具有较大的面积。如图11所示，第一级及第四级保护单元502及508(均额外标示一“大字”)具有较第二级及第三级保护单元504及506(均额外标示一“中”字)为大的布局面积。

请参阅图12，图12为本发明的第六实施例中应用于超宽带射频电路的五级静电放电保护电路600的布局图。不同于图11所表示的静电放电保护电路500中的第一级保护单元502仅可通过单一第四级保护单元508电连接至单一内部电路，静电放电保护电路600中的第一级保护单元602可通过三个第四级保护单元604、606及608分别连接至三个不同的内部电路。静电放电保护电路600所适用的接脚位于一集成电路芯片的角落。

请参阅图图13，图13为本发明的第七实施例中应用于超宽带射频电路的双路径静电放电保护电路700的布局图。图11所表示的静电放电保护电路500中的第一级保护单元502仅可经由第二级及第三级保护单元504及506所形成的单一路径到达第四级保护单元508，反之，静电放电保护电路700中的第一级保护单元702分别可经由一第二级704、一第三级706及一第四级保护单元708与一第二级710、一第三级712及第四级保护单元708所形成的双路径到达一第五级保护单元714。静电放电保护电路700所适用的接脚位于一集成电路芯片边界。

除了基于电感延迟及预防突波等因素而必需采用的具有较大布局面积的保护单元外，例如像是保护单元602、604、606、608、702及714，静电放电保护电路600及700可依据其所位于一集成电路芯片内的位置而适应性地改变其余保护单元的布局面积，例如保护单元612及708则具有中等面积，而保护单元610及706具有较小面积。

请参阅图14及图15，并请同时参阅图6及图9，图14及图15为本发明的较佳实施例中静电放电保护电路100的第一P⁺渗杂区110的放大图。第一P⁺渗杂区110上沉积了一预定图案(如图14及图15所示的长方形191、T字形193或十字形194)的多晶硅化物(poly silicon)190，用来等效上将原本平坦的第一P⁺渗杂区110转变成一凹凸有致的第一P⁺渗杂区110。在本发明的静电放电保护电路中，硅化物190也可沉积在其它渗杂区上，此外图14及图15中的预定图案为对称的排列，因此可以使得电流的分布较为平均，当然，该预定图案也可以不对称的排列。

一般而言，一静电放电保护电路通常设置有一镇流电阻(ballastingresistance)，以防止被过高的静电放电电压所损毁，然而，该镇流电阻非常占用面积的。在本发明的较佳实施例中，等效上，可通过改变硅化物190间的距离，以调整该镇流电阻。此外，硅化物190另可阻挡并有效地分散静电放电电流i_ESD。最后，硅化物190可增加第一P⁺渗杂区110所在的第一P型阱104下方产生游离电子的面积，以降低驱动电压V_T，并进而增强静电放电效能。

与公知技术相比较，本发明的静电放电保护电路100包含三个P型阱104、106及108，其中第一P型阱104包含第一P⁺渗杂区110及第一N⁺渗杂区112，第二P型阱106包含第二P⁺渗杂区114及第二N⁺渗杂区116，而第三P型阱108则包含第三P⁺渗杂区120、第三N⁺渗杂区118及第四N⁺渗杂区122。本发明的静电放电保护电路至少具有下列优点：

1.分散式放大器的概念可达成宽带匹配，降低每一个保护电路单元的电容，且因各传输线所造成的延迟而设计大小不同的保护电路；

2.接脚导向(Pad-oriented)及晶片导向(Wafer-oriented)的设计，亦即本发明的静电放电保护电路可随着接脚的形状及该接脚于一集成电路芯片内的位置，及该集成电路芯片所需的频宽而调整尺寸及布局方式；

3.可独立实现所有模式(ND、PD、PS、NS及DS测试模式)，不需额外的箝位电路；

4.三重阱的设计可有效地降低漏电流；

5.利用传统的V_T Implant技术，可控制位于相邻两P型阱间N型半导体衬底的浓度，使其于静电放电时微导通，以降低保护电路的驱动电压V_T；

6.N⁺渗杂区及P⁺渗杂区上沉积有硅化物，增加其抗静电放电的能力；

7.硅状物可有效地增加N⁺渗杂区及P⁺渗杂区与其所在的阱间的接触面积，更易产生游离电子，有助于导通寄生晶体管；

8.所有用于制造本发明的静电放电保护电路的制造工艺可为标准CMOS制造工艺，不需额外掩膜；

9.直接至于焊点下方，可降低基板损耗，增加隔离(isolation)以及防止增益减少(gain degradation)；以及

10.本发明静电放电保护电路亦可用于SOI制造工艺，若能控制背栅极偏置(backgate bias)，效果更佳。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (16)

1.一种静电放电保护电路，其包含：

一半导体衬底；

一第一P型阱，设置于该半导体衬底上，该第一P型阱上设置有一第一P⁺渗杂区及一第一N⁺渗杂区，该第一P⁺渗杂区及该第一N⁺渗杂区接地；

一第二P型阱，设置于该半导体衬底上，该第二P型阱上设置有一第二P⁺渗杂区及一第二N⁺渗杂区，该第二P⁺渗杂区及该第二N⁺渗杂区连接于电压供应电压；以及

一第三P型阱，设置于该半导体衬底上，该第三P型阱上设置有一第三N⁺渗杂区、一第三P⁺渗杂区、及一第四N⁺渗杂区，该第三N⁺渗杂区、该第三P⁺渗杂区及第四N⁺渗杂区用来输出入信号。

2.如权利要求1所述的静电放电保护电路，其中该半导体衬底为一N型半导体衬底。

3.如权利要求2所述的静电放电保护电路，其中位于该第一与该第二P型阱及该第二与该第三P型阱间的N型半导体衬底上有离子注入(VTimplant)。

4.如权利要求1所述的静电放电保护电路，其中该半导体衬底为一P型半导体衬底，该静电放电保护电路另包含一深N型阱(Deep N-well)，设置于该P型半导体衬底上，而该第一、第二及第三P型阱设置于该深N型阱上。

5.如权利要求1所述的静电放电保护电路，其另包含一浅沟隔离层，设置于该半导体衬底上，用来限制该半导体衬底内游离电子的运动。

6.如权利要求1所述的静电放电保护电路，其中该多个渗杂区上沉积有硅化物。

7.如权利要求6所述的静电放电保护电路，其中该硅化物的形状可调整，用以改变一镇流电阻，阻挡且分散静电放电电流，并增加下方该多个掺杂区产生游离电子的面积以降低一驱动电压。

8.如权利要求7所述的静电放电保护电路，其中该硅化物的形状可为长方形或十字形或T字形。

9.如权利要求7所述的静电放电保护电路，其中该多个硅化物呈对称排列状。

10.如权利要求1所述的静电放电保护电路，其中该静电放电保护电路的布局为一八角形。

11.如权利要求10所述的静电放电保护电路，其中该第三P型阱置于该八角形的中央处。

12.如权利要求11所述的静电放电保护电路，其中该第一P型阱置于该第三P型阱的上方。

13.如权利要求12所述的静电放电保护电路，其中该第二P型阱置于该第三P型阱的下方。

14.如权利要求11所述的静电放电保护电路，其中该第一P型阱置于该第三P型阱的下方。

15.如权利要求14所述的静电放电保护电路，其中该第二P型阱置于该第三P型阱的上方。

16.如权利要求10所述的静电放电保护电路，其中该第一N⁺掺杂区、该第二N⁺掺杂区、该第三N⁺掺杂区以及该第四N⁺掺杂区皆较该第一P⁺掺杂区、该第二P⁺掺杂区以及该第三P⁺掺杂区的布局面积小。

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