CN1570897A - 总线控制器 - Google Patents

总线控制器 Download PDF

Info

Publication number
CN1570897A
CN1570897A CN200410055088.3A CN200410055088A CN1570897A CN 1570897 A CN1570897 A CN 1570897A CN 200410055088 A CN200410055088 A CN 200410055088A CN 1570897 A CN1570897 A CN 1570897A
Authority
CN
China
Prior art keywords
period
request
processing
visit
grade
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200410055088.3A
Other languages
English (en)
Inventor
丰蔵真木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1570897A publication Critical patent/CN1570897A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System (AREA)

Abstract

技术问题：总线控制器是在最大循环数下进行设计的，频率较高、设计的困难度较高，增加了费用。解决方法：对于公共存储器21进行访问的请求，各个请求23、24或63、64、65分别具有循环数不同的处理等级的处理装置，根据当前循环数在预测超过界限循环数的情况下，选择循环数较小的处理等级，或者是控制不允许非实时的总线访问请求，能够以全部请求的最大访问循环数和比该最大访问次数的总和较小的循环数进行设计。

Description

总线控制器
技术领域
本发明涉及一种总线控制器，特别涉及在处理AV数据和通信信息的系统中，控制来自多个请求向公共存储器访问的总线控制器。
背景技术
在对AV数据进行通信或记录再生的AV处理系统中，为了削减通信装置的频带幅度或记录媒体的容量，对画面或声音进行编码，在再生时进行解码。作为国际标准的动画编码方式为MPEG1/2/4等。这些编码方式是将动态矢量检测以及动态补偿、DCT(Discrete Cosine Transform)、量子化、VLC(VariableLength Coding)等进行组合的方法。而且，在高画质化、或图像缩小、扩大时，必需进行滤波、进一步文字处理、图像处理或对来自通信路径的数据进行传送等处理。在这样的AV处理系统中，进行各个处理的请求使用公共存储器进行各自的处理。
作为现有的总线控制器，例如有进行判别器的优先顺序变更的专利文献(特开2001-184300(第5页0026页～第6页0047，第1图))。将该现有技术简化，由图6的表示进行现有技术的说明。在图6中，61为公共存储器，62为总线控制器，63为第一请求，64为第二请求，65为第三请求。
作为AV处理的例示考虑到图像编码系统，假设第一请求63是进行图像滤波处理，第二请求64是进行图像编码处理，第三请求65是通过信息通信接口进行数据传送。
第一请求63和第二请求64为进行实时的处理，在图像1帧的时间上向一定的量的公共存储器的访问以及数据处理都是必要的。相反，第三请求65为非实时的处理，与进行图像处理的请求相比，非定期地对公共存储器进行访问以及数据处理。
总线控制器62的结构例示如图5所示。在图5中，51为判别器、52为协议转换装置。向总线控制器62输入来自各个请求的要求信号后，判别器51依照优先顺序，给予上述请求中的一个允许信号。而且，协议变换装置52具有将在请求的访问中使用的地址、数据，以及表示READ、WRITE的请求访问信号(RA)进行协议变换为公共存储器访问信号(CMA)的功能，同时，还具有用来该协议变换或访问速度变换的缓存功能。作为公共存储器访问信号(CMA)，有用来进行SDRAM访问的Row地址、Column地址输出，以及指令发布等。
第一请求63、第二请求64、第三请求65依照各个请求的内部处理，向总线控制器62发出向公共存储器61访问的要求，根据总线控制器62的允许，通过总线控制器62的协议变换，向公共存储器61的进行访问，也就是说，通过公共存储器访问信号(CMA)进行访问。
图7例示了循环数。在图7(a)中例示了各个请求的循环数，简单的说，设第一请求(REQ1)、第二请求(REQ2)在1帧的时间内各须要进行2次访问，设第三请求(REQ3)在1帧的时间内须要进行0次或1次访问，设各个请求必要进行一定的字数的数据的访问。循环数设为公共存储器侧的时钟数。以各个请求的循环数，根据访问的地址，对公共存储器端的时钟数会有发生变化的情况。
在SDRAM的情况下，即使在对相同的字数的数据进行访问的情况时，依照低地址是否是变更连续地址，为了以最少的循环数进行访问，必需对SDRAM进行必要的地址信息、命令、顺序变更。
在第1请求(REQ1)中，最大的循环数设为N1(max)，最小的循环数设为N1(min)，将平均的循环数表示为N1(ave.)，将N1(max)-N1(ave.)以黑色表示，将N1(ave.)-N1(min)以白色表示。关于第2请求(REQ1)也是相同的。
在图7(b)中表示了在1帧的时间内的全部循环数以及关于该循环数的设计。在1帧时间内的公共存储器访问的循环数在N1(max)×2+N2(max)×2+N3(max)×1的情况时是最大的。从而，为了在设计上系统没有破坏，有必要在1帧的时间内确保该最大的循环数。然而，这是在所有的访问都是在最大循环数的情况，因而，预想频度较小。
作为典型的情况，如上所示，在1帧的时间内没有第3请求(REQ3)，有N1(ave.)×2+N2(ave.)×2的情况，和N1(min)+N2(max)+N1(max)+N2(min)的情况等，估计出现这样的情况的频度较多。而且，所有的访问是最小的循环数时，在1帧的时间内以N1(min)×2+N2(min)×2解决。
发明内容
所述的现有例子，即使频度较少，为了以引起的最大的循环数进行系统设计，相当于1帧时间内的循环数较多，引起了所谓的公共存储器的操作频率较高，公共存储器或电路的成本上升，或设计难度提高。
而且，系统设计之后，通过程序的改变或增加，在公共存储器访问的循环数增加的情况下，必要有提高动作频率的新的费用增加，与设计的难易程度和由再设计而产生的设计制造的费用增加相联系。
本发明为了解决上述的问题，能够提供一种通过对应于频度较小的最大循环数的高频率的总线系统设计控制了费用增加，即使是最大循环数增加的情况下，抑制了总线系统再设计的比最大循环数较小的循环数，也就是以最低的频率数进行设计的总线控制器。
为了解决上述的问题，由本发明的第一技术方案中的一种总线控制器，对于公共存储器，控制访问的多个请求的处理等级，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；对所述每个请求进行不同的处理等级的处理的处理装置；记载了对每个 所述的请求不同的处理等级的处理和所述访问循环数对应的对应表；根据访问被允许的各个请求的处理装置来指定处理等级的处理等级判定装置，所述的处理等级判定装置按照所述的访问循环计数器所计测的当前循环数、对应于预先所决定的界限循环数的剩余的循环数、对每个所述的请求不同的处理等级的处理和所述访问循环数对应的对应表，来指定允许访问的各个请求的处理等级。
而且，根据本发明的第二技术方案的一种总线控制器，控制对于访问公共存储器的多个请求的处理等级，对应来自于多个请求的访问请求进行调停，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；对所述每个请求进行不同的处理等级的处理的处理装置；记载了对每个所述的请求不同的处理等级的处理和访问循环数对应的对应表；根据访问被允许的各个请求来指定处理装置的处理等级的处理等级判定装置；对应于来自于所述的多个请求的访问请求对访问的允许进行调停的判别器，所述的处理等级判定装置以及上述的判别器，按照由所述的访问计数器所计测的当前的循环数、相对于预先所决定的界限循环数的剩余的循环数、以及所述的对应表，来指定允许访问的请求的处理装置的处理等级，同时，将全部的请求的循环数的总和，在预测超过了界限循环 数的情况下，来控制不允许非实时的访问请求。
而且，如本发明的第三技术方案记载的一种总线控制器，控制对于访问公共存储器的多个请求的处理等级，对应来自于多个请求的访问请求进行调停，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；对所述每个请求进行不同的处理等级的处理的处理装置；记载了对每个所述的请求不同的处理等级的处理和访问循环数对应的对应表；根据访问被允许的各个请求来指定处理装置的处理等级的处理等级判定装置；对应于来自于所述的多个请求的访问请求对访问的允许进行调停的判别器，所述的处理等级判定装置以及上述的判别器，按照由所述的访问计数器所计测的当前的循环数、相对于预先所决定的界限循环数的剩余的循环数、以及所述的对应表，来指定允许访问的请求的处理装置的处理等级，同时，将全部的请求的循环数的总和，在预测超过了界限循环数的情况下，来控制不允许非实时的访问请求。
而且，根据本发明的第四技术方案的总线控制器，其特征在于：上述的处理等级判定装置，对于从两个请求之后处理到基准时间的最后的处理的处理，计算最大的循环数是以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，对从所述的剩余的循环数列减去所述总和的所述的循环数的范围内的下一个请求的处理等级进行选择。
而且，根据本发明的第五技术方案所记 载的总线控制器，其特征在于：上述的判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数是以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。
而且，根据本发明的第六技术方案所 记载的总线控制器，其特征在于：上述的处理等级判定装置以及判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。
而且，本发明的第七技术方案所记载的总线控制器，其特征在于：所述的非实时请求具有多个不同的处理等级。
通过以上的装置，可以以比全部的请求中的最大的访问循环数和最大访问次数的总和小的循环数进行设计。
由上所述的，根据本发明的第一技术方案的发明，一种总线控制器，对于公共存储器，控制访问的多个请求的处理等级，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；对所述每个请求进行不同的处理等级的处理的处理装置；记载了对每个所述的请求不同的处理等级的处理和所述访问循环数对应的对应表；根据访问被允许的各个请求的处理装置来指定处理等级的处理等级判定装置，所述的处理等级判定装置按照所述的访问循环计数器所计测的当前循环数、对应于预先所决定的界限循环数的剩余的循环数、对每个所述的请求不同的处理等级的处理和所述访问循环数对应的对应表，来指定允许访问的各个请求的处理等级。由此，全部请求的循环数的合计，在预测超过界限循环数的情况下，通过选择循环数的较少处理等级，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到不会产生循环上的破坏，能够降低设计费用和设计困难的效果。
根据本发明的第二技术方案的总线控制器，一种总线控制器，对于来自访问公共存储器的多个请求的访问请求进行调停，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；所述的多个请求和访问循环数的对应表；对应于来自所述的多个请求的访问请求对访问的允许进行调停的判别器，所述的判别器按照通过所述的访问循环计数器进行计数的当前循环数、对应于预先所决定的界限循环数的剩余的循环数、所述多个请求和所述访问循环数的对应表，将全部的请求的循环数的总和，在预测超过界限循环数的情况下，来控制不允许非实时的访问请求。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到不会产生循环上的破坏，能够降低设计费用和设计困难的效果。
而且，如本发明的第三技术方案记载的总线控制器，一种总线控制器，控制对于访问公共存储器的多个请求的处理等级，对应来自于多个请求的访问请求进行调停，其特征在于包括：对访问所述公共存储器的访问循环数进行计数的访问循环计数器；对所述每个请求进行不同的处理等级的处理的处理装置；记载了对每个所述的请求不同的处理等级的处理和访问循环数对应的对应表；根据访问被允许的各个请求来指定处理装置的处理等级的处理等级判定装置；对应于来自于所述的多个请求的访问请求对访问的允许进行调停的判别器，所述的处理等级判定装置以及上述的判别器，按照由所述的访问计数器所计测的当前的循环数、相对于预先所决定的界限循环数的剩余的循环数、以及所述的对应表，来指定允许访问的请求的处理装置的处理等级，同时，将全部的请求的循环数的总和，在预测超过了界限循环数的情况下，来控制不允许非实时的访问请求。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得 到不会产生循环上的破坏，具有能够降低设计费用和设计困难的效果。
而且，根据本发明的第四技术方案的总线控制器，上述的处理等级判定装置，对于从两个请求之后处理到基准时间的最后的处理的处理，计算最大的循环数是以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，对从所述的剩余的循环数列减去所述总和的所述的循环数的范围内的下一个请求的处理等级进行选择。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到不会产生循环上的破坏，能够降低设计费用和设计困难，而能够在几乎全周期内进行最合适的处理的效果。
而且，根据本发明的第五技术方案所记载的总线控制器，上述的判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数是以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到 不会产生循环上的破坏，能够降低设计费用和设计困难，而能够在几乎全周期内进行最合适的处理的效果。
而且，根据本发明的第六技术方案所记载的总线控制器，上述的处理等级判定装置以及判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到不会产生循环上的破坏，能够降低设计费用和设计困难，而能够在几乎全周期内进行最合适的处理的效果。
而且，本发明的第七技术方案所记载的总线控制器，所述的非实时请求具有多个不同的处理等级。由此，使用全部请求的最大访问循环数，和比其最大循环次数的总和较小的循环数，可以进行设计，得到不会产生循环上的破坏，能够降低设计费用和设计困难，而进一步能够在几乎全周期内进行最合适的处理的效果。
附图说明
图1为本发明的实施方式1的总线控制器的结构图。
图2为在实施方式1中的总线系统结构的例示图。
图3(a)为在上述实施方式1的处理循环中，各个请求的循环数的例示图。
图3(b)为在上述实施方式1的处理循环中，在一帧的时间内全部的循环数和关于其循环数设计的示意图。
图4(a)为在上述实施方式2的处理循环中，各个请求的循环数的例示图。
图4(b)为在上述实施方式2的处理循环中，在一帧的时间内全部的循环数和关于其循环数设计的示意图。
图5为现有技术的总线控制器的结构图。
图6为在现有技术的总线结构例示图
图7(a)在现有技术的处理循环中，各个请求的循环数的例示图。
图7(b)在现有技术的处理循环中，在一帧的时间内全部的循环数和关于其循环数设计的示意图。
附图标记说明
11    判别器
12    循环计数器
13    请求处理等级-存储循环数对应表
14      协议转换装置
21      公共存储器
22      总线控制器
23，24  请求
51      判别器
52      协议转换装置
61      公共存储器
62      总线控制器
63，64，65   请求
AC      判定控制信号
PL      处理等级控制信号
RA      请求访问信号
CMA     公共存储器访问信号
具体实施方式
(实施方式1)
以下，对本发明的实施方式1进行说 明。图1为在本发明的实施方式1中的总线控制器的结构图，图2为在本实施方式1中的总线系统的例示图，图3为在本实施方式1中的处理循环的一个例示图。
在图2中，21为公共存储器，22为总线控制器，23为第一请求，24为第二请求。
作为AV处理系统的例子，考虑图像编码系统，考虑第一请求23进行图像滤波处理，第二请求24进行图像编码处理。第一请求23、第二请求24进行实时的处理，在图像1帧的时间内分别具有两种处理等级，按照各自的处理等级需要对决定的量的公共存储器进行访问，以及数据处理。
在两类的处理等级中，将公共存储器的访问循环数较多的一方作为A等级，将较少的一方作为B等级，进行图像滤波处理的的第一请求23，作为A等级，使用当前帧和前帧数据进行滤波处理，作为B等级，使用现有帧的数据进行滤波处理。进行图像编码处理的第二请求24，作为A等级，进行使用广范围的动态矢量检测的参照图像的图像编码处理，作为B等级，进行使用窄范围的动态矢量检测的参考图像的图像编码处理。对于两个请求来说，A等级的画质较好，而存储循环数较多。
总线控制器22的结构例示如图1所示。在图1中。11为判别器，12为循环计数器，13为请求处理等级-存储循环对应表，14为协议转换装置。向总线控制器22上输入来自各个请求的访问请求信号，判别器11根据优先顺序，给与请求中的一个传送允许信号和处理等级控制信号。并且，在总线控制器22中，以第一请求23、第二请求24的顺序反复输入访问请求，判别器11对应于它们的访问要求顺序地提供允许。
循环计数器12按照来自协议转换装置14的信息，对公共存储器的访问循环数进行计数，将每一次访问时的循环数输出给判别器11。判别器11从当前时刻的循环数、和预先决定的界限循环数中计算剩余循环数，使用请求处理等级-循环数对应表13的信息，决定随后允许哪一个请求访问公共存储器21，在输出作为调停信号的判定控制信号AC的同时，决定允许该访问的请求的处理等级，作为处理等级控制信号PL输出。
协议转换装置14将表示在请求的访问中所使用的地址、数据、READ或WRITE的请求访问信号RA，协议变换成公共存储器访问信号CMA的同时，具有用于协议转换或访问速度变换的缓存功能。作为公共存储器访问信号CMA有用于SDRAM访问的Row地址、Column地址、指令发布等。
第一请求23、第二请求24按照各请求内的处理，对总线控制器22发出向公共存储器21的访问要求、总线控制器22允许后，按照处理等级，通过总线控制器22的协议转换，向公共存储器21进行访问。
以图3的循环数例示对操作进行详细的说明。图3(a)中表示了各个访问者循环数的例子，为了简便，第一请求(REQ1)、第二请求(REQ2)在1帧的时间内必须各进行3次访问，各请求必须要进行一定字数的访问。循环数为在公共存储器端的时钟数。根据以各个请求的循环数进行访问的地址，变更公共存储器端的时钟 数。在SDRAM的情况下，即使是相同的字数的数据进行访问的情况下，按照低地址是否是变更、连续地址，为了以最少的循环数进行方问，必须对SDRAM进行必要的地址信息、指令、序列的变更。在第一请求(REQ1)的A等级的处理时，将最大的循环数表示为N1A(max)，将最小的循环数表示为N1A(min)，将平均的循环数表示为N1A(ave.)，在B等级的处理时，将最大的循环数表示为N1B(max)，将最小的循环数表示为N1B(min)，将平均的循环数表示为N1B(ave.)，用黑色表示N1A(max)-N1A(ave.)、N1B(max)-N1B(ave.)，用白色表示N1A(ave.)-N1A(min)、N1B(ave.)-N1B(min)。对于第二请求(REQ2)来说也是相同的。
在图3(b)中，表示了1帧时间内的全部的循环数和该循环数的设计。在1帧的时间内公共存储器访问的循环数在N1A(max)×3+N2A(max)×3的情况下是最大的。将设计上界限循环数设定为如图所示的内容，为了使系统不破坏对请求通过指定各处理等级，在最终访问结束的时刻控制其不超过界限循环数。
在图3(b)的处理等级控制的例1中，界限循环数L1，与最大循环数N1A(max)×3+N2A(max)×3相比少N2A(max)-N2B(max)的循环量，N1A(max)×3+N2A(max)×3-(N2A(max)-N2B(max))＝N1A(max)×3+N2A(max)×2+N2B(max)循环。这是以最后的访问开始前的矢量X所表示的定时来判定处理等级的情况。剩余循环数如果大于等于A等级的处理的最大循环数N1A(max)，选择A等级的处理，剩余循环数如果不够A等级处理的最大循环数N1A(max)，就选择B等级处理。由此，在最后的访问开始前，消费的循环数为最大N1A(max)×3+N2A(max)×2循环的情况下，在最后的处理中选择B等级的处理，即使在该B等级的处理为最大处理循环数的情况下，合计的循环数为N1A(max)×3+N2A(max)×2+N2B(max)循环，不超过界限循环数L1，能够防止系统的破坏。
以下，在本实施方式1中，将处理等级的判定方法进行一般化。单位时间上必要的处理以标记来表现，将第n个处理的q(n)等级的处理作为pr(n，q(n))，将其循环数作为C(pr(n，q(n)))。在此将循环数C(pr(n，q(n)))的最大循环数作为C(pr(n，q(n)min))max。而且，将第n个处理之前的剩余循环数作为R(n)。
在处理等级的判定时，第n0个的处理pr(n0，q(n))的之前，剩余循环数R(n0)将剩余的必要处理全部以最低等级(最大的循环数为最小的处理等级q(n)min)进行时的访问循环数的合计，如果大于等于∑n＝n0 NC(pr(n，qmin))max时，通过选择该最低的等级qmin，不产生系统的破坏。而且，在第n0个的之后访问处理即使消耗q等级的最大循环数C(pr(n0，q))max，其结果的剩余循环数，即R(n0+1)＝R(n0)-C(pr(n0，q))max，将下一访问后的剩余的必要处理全部以最低等级(最大的访问循环以最小的处理等级进行处理时的访问循环数的合计，如果大于等于∑n＝n0+1 NC(pr(n，qmin))max，通过选择该最低的等级，不产生系统的破坏。处理等级q能够选择满足该条件的等级。
也就是说，可以选择成为R(n0)-C(pr(n0，q(n0)))max≥∑n＝n0+1 NC(pr(n，q(n)min)))max的处理等级q。
而且，在初期阶段，R(1)＝L(界限循环数)，且R(1)-C(pr(1，q(1)))max≥∑n＝2 NC(pr(n，q(n)min))max，为了存在不使系统破坏的处理等级R(1)＝L≥C(pr(1，q(1)))max+∑n＝2 NC(pr(n，q(n)min))max≥C(pr(1，q(1)min))max+∑n＝2 NC(pr(n，q(n)min))max＝∑n＝1 NC(pr(n，q(n)min))max，
即必须是L≥∑n＝1 NC(pr(n，q(n)min))max。
图3(b)为界限循环为L2的情况下的例示。在R(n0)-C(pr(n0，q(n0))max≥∑n＝n0+1 NC(pr(n，q(n)min))max中，n0＝1、2、3时作为q(n0)可以选择A等级，而n0＝4时，成为R(4)-C(pr(4，q(4))max≥∑n＝5 6C(pr(n，q(n)min))max的q(4)，只能选择B等级。这是因为在第4个(n0＝4)的访问中指示为A等级的情况下如果结果为A等级的最大值，即使在第5个、第6个的访问中指示为B等级，如果它们分别为最大值系统会产生破坏，因而对于第4个的访问相当于指示B等级。对于第5个的访问、第6个的访问都是相同的。
由此，在本实施方式1的总线控制器中，具有访问循环数计数器12、作为对每个请求进行不同的处理等级的处理的处理装置的判别器11、记载了各个请求不同的处理等级的处理和对应访问循环数的对应表13。上述的判别器11对应于来自于多个请求的访问请求来调停访问允许，同时也发挥作为指定该处理等级的处理等级判定装置的功能，因而，通过判别器11，按照当前循环数、相对于预先决定的界限循环数的剩余循环数和对应表，来决定允许哪一个请求访问公共存储器21，同时，决定允许该访问的请求的处理等级，在指定该处理等级中，在预测超过界限循环数的情况下，通过选择循环数较小的处理等级，可以用比全部的请求中的最大访问循环数×最大访问次数的总和还小的循环数进行设计。例如，请求的2个后的处理，也就是对于从当前访问结束的请求的下一个请求的在下一个请求的访问处理，到基准时间的最后的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，从界限循环数减去当前的访问循环数，计算剩余循环数，从所述的剩余循环数到减去所述的总和的循环数的范围内选择下一个请求的处理等级，通过这样，可以进行合适地设计。
从而，其效果是：可以抑制由较高频率的总线系统的设计的费用增加，而且，即使在最大循环数增加的情况下，以比最大循环数较小的循环数，也就是能够在较低频率下进行总线控制器的设计，能够抑制进行再设计。
(实施方式2)
其次，说明本发明的实施方式2。
与现有技术的例示相同，使用图6的总线系统的例子进行说明。
第一请求63和第二请求64为进行实时的处理，在图像1帧的时间内分别具有两种处理等级，有必要进行向根据各自的处理等级的一定的量的公共存储器的访问以及数据处理。在两种处理等级中，公共存储器的访问循环数较多的一方为A等级，较少的一方为B等级。第一请求63为图像滤波处理，作为A等级使用当前帧和前一帧的数据进行滤波处理，作为B等级使用当前帧的数据进行滤波处理。第二请求64为图像编码处理，作为A等级进行使用较宽的动态矢量检测范围用的参考图像的图像编码，作为B等级进行使用较窄的动态矢量检测范围用的参考图像的图像编码。对于双方的请求，A等级的画质较好，而存储的循环数较多。第三请求65为进行非实时的处理，与图像处理比校，进行非定期的公共存储器的访问以及数据的处理。
总线控制器62的结构与图1相同。
循环计数器12根据来自协议转换装置14的信息，对公共存储器的访问循环数进行计数，每次访问输出当前时刻的循环数。
判别器11从当前时刻的循环数和预先所决定的界限循环数中计算剩余循环数，使用请求处理等级-循环数对应表13的信息，根据优先顺序，向某个请求提供允许信号和处理等级控制信号。对第一请求63、第二请求64的顺序反复输入的访问请求，顺序地进行允许，对于来自第三请求65的非定期访问请求，根据剩余的循环数和请求处理等级-循环数对应信息，进行允许的插入。
协议转换装置14将请求访问中使用的表示地址、数据、READ或WRITE的请求访问信号，协议变换为公共存储器访问信号，同时，具有用于进行协议变换和访问速度变换的缓冲功能。作为公共存储器访问信号用于SDRAM访问的Row地址、Column地址、指令发布等。
第一请求63、第二请求64、第三请求65根据各请求内部的处理，向总线控制器62输出对公共存储器61的访问请求，根据总线控制器62的允许，以及处理等级控制信号，通过总线控制器62的协议转换，进行对公共存储器61的访问。
用图4的循环数的例子对操作进行详细地说明。图4(a)例示了各个请求的循环数，为了简单，第一请求(REQ1)、第二请求(REQ2)在1帧的时间内需要分别进行2次访问，第三请求(REQ3)在1帧的时间内需要进行0次或1次的访问。各请求必须要进行一定字数的访问。循环数为在公共存储器端的时钟数。相据以各个请求的循环数进行访问的地址，变更公共存储器端的时钟数。在SDRAM的情况下，即使是相同的字数的数据进行访问的情况下，按照低地址是否是变更连续地址，为了以最少的循环数进行访问，必须对SDRAM进行必要的地址信息、指令、序列的变更。在第一请求(REQ1)的A等级的处理时，将最大的循环数表示为N1A(max)，将最小的循环数表示为N1A(min)，将平均的循环数表示为N1A(ave.)，在B等级的处理时，将最大的循环数表示为N1B(max)，将最小的循环数表示为N1B(min)，将平均的循环数表示为N1B(ave.)，用黑色表示N1A(max)-N1A(ave.)、N1B(max)-N1B(ave.)，用白色表示N1A(ave.)-N1A(min)、N1B(ave.)-N1B(min)。对于第二请求(REQ2)来说也是相同的。对于第三请求(REQ3)，处理等级为一类，将最大的循环数表示为N3(max)，将最小的循环数表示为N3(min)，将平均的循环数表示为N3(ave.)，用黑色表示N3(max)-N3(ave.)，用白色表示N3(ave.)-N3(min)。
在图4(b)中表示了1帧的时间内的全部循环数和有关于该循环数的设计。在1帧时间内的公共存储器访问的循环数在N1A(max)×2+N2A(max)×2+N3(max)的情况下是最大的。如图设定设计上界限循环，为了使系统不破坏对请求通过指定各处理等级，在最终访问结束的时刻控制器不超过界限循环数。
在图4(b)的界限循环数L1的操作例示中，界限循环数L1为最大循环数N1A(max)+N2A(max)+N3A(max)+N1B(max)+N1B(max)循环。以第2个的访问后的矢量X表示的定时之前有来自第三请求的请求，考虑在判定处理等级值的情况下的操作。
剩余循环数如果为N3(max)+N1B(max)+N1B(max)循环以上，则给予第三请求访问的允许。在该例中，如果允许请三请求的访问，作为在1帧时间内的剩余循环的访问，即便将1次的第一请求的访问、1次的第二请求的访问作为B等级，若是最大的循环数系统产生了破坏。所以，以此为了避免系统破坏，对于第三请求的访问请求不提供允许。取而代之的是，在第2帧的最初，通过允许第三请求的访问等，能够有效地抑制所等待的循环数。
将处理等级的判定进行一般化处理。将单位时间内必要的处理使用与实施方式1相同的附图标记表示，非实时的处理为S。即使消耗了该处理的最大循环数C(S)max，其结果的剩余循环数R(n0)-C(S)max，如果下一个访问后剩余的必要的处理全部以最低等级(最大访问循环为最小处理等级)进行时的访问循环数的合计大于等于∑n＝n0 NC(pr(n，q(n)min))max，通过选择最低等级，不会产生系统的破坏。从而，可以允许处理S。
也就是，可以允许成为R(n0)-C(S)max≥∑n＝n0 NC(pr(n，q(n)min))max的处理S。
与实时处理相同，关于非实时处理在也能够设定处理等级的情况下，将q等级的非实时处理作为S(q)，可以允许成为R(n0)-C(S(q))max≥∑n＝n0 NC(pr(n，q(n)min))max的q等级处理S(q)。
由此，在根据本实施方式2的总线控制器中，具有访问循环数计数器12、作为对每个请求进行不同的处理等级处理的处理装置的判别器11、记载了各个请求不同的处理等级的处理和对应访问循环数的对应表13。上述的判别器11对应于来自于多个请求的访问请求来调停访问允许，同时也发挥作为指定该处理等级的处理等级判定装置的功能，因而，通过判别器11，按照当前循环数、相对于预先决定的界限循环数的剩余循环数和对应表，在预测超过界限循环数的情况下，通过进行不允许非实时的总线访问的控制，可以进行比全部的请求中的最大访问循环数×最大访问次数的总和小的循环数设计。例如，对于从作这下一个请求的非实时访问的下一次处理，到基准时间的最后的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，从界限循环数减去当前的访问循环数，计算剩余循环数，在从所述的剩余循环数到减去所述的总和的循环数的范围内不能够结束处理的情况下，不允许下一个非实时请求，通过这样，可以以不包含非实时处理的循环数的总处理循环数进行设计。
从而，其效果是：可以控制由较高频率的总线系统的设计的费用增加，而且，即使在最大循环数增加的情况下，比最大循环数较小的循环数，也就是能够在较低频率下进行总线控制器的设计，能够抑制进行再设计。
产业上的应用
本发明的总线控制器，抑制由较高频率的总线系统的设计的费用增加，而且，即使在最大循环数增加的情况下，能够以比最大循环数较小的循环数，进行总线控制器的设计，作为这样的总线系统能够进行利用。

Claims (7)

1、一种总线控制器，对于公共存储器，控制访问的多个请求的处理等级，其特征在于包括：
对访问所述公共存储器的访问循环数进行计数的访问循环计数器；
对所述每个请求进行不同的处理等级的处理的处理装置；
记载了对每个所述的请求不同的处理等级的处理和所述访问循环数对应的对应表；
根据访问被允许的各个请求的处理装置来指定处理等级的处理等级判定装置，
所述的处理等级判定装置按照所述的访问循环计数器所计测的当前循环数、对应于预先所决定的界限循环数的剩余的循环数、对每个所述的请求不同的处理等级的处理和所述访问循环数对应的对应表，来指定允许访问的各个请求的处理等级。
2、一种总线控制器，对于来自访问公共存储器的多个请求的访问请求进行调停，其特征在于包括：
对访问所述公共存储器的访问循环数进行计数的访问循环计数器；
所述的多个请求和访问循环数的对应表；
对应于来自所述的多个请求的访问请求对访问的允许进行调停的判别器，
所述的判别器按照通过所述的访问循环计数器进行计数的当前循环数、对应于预先所决定的界限循环数的剩余的循环数、所述多个请求和所述访问循环数的对应表，将全部的请求的循环数的总和，在预测超过界限循环数的情况下，来控制不允许非实时的访问请求。
3、一种总线控制器，控制对于访问公共存储器的多个请求的处理等级，对应来自于多个请求的访问请求进行调停，其特征在于包括：
对访问所述公共存储器的访问循环数进行计数的访问循环计数器；
对所述每个请求进行不同的处理等级的处理的处理装置；
记载了对每个所述的请求不同的处理等级的处理和访问循环数对应的对应表；
根据访问被允许的各个请求的处理装置来指定处理等级的处理等级判定装置；
对应于来自于所述的多个请求的访问请求对访问的允许进行调停的判别器，
所述的处理等级判定装置以及上述的判别器，按照由所述的访问计数器所计测的当前的循环数、相对于预先所决定的界限循环数的剩余的循环数、以及所述的对应表，来指定允许访问的请求的处理装置的处理等级，同时，将全部的请求的循环数的总和，在预测超过了界限循环数的情况下，来控制不允许非实时的访问请求。
4、根据权利要求1所记载的总线控制器，其特征在于：
上述的处理等级判定装置，对于从两个请求之后的处理到基准时间的最后的处理的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，对从所述的剩余的循环数减去所述总和的所述的循环数的范围内的下一个请求的处理等级进行选择。
5、根据权利要求2所记载的总线控制器，其特征在于：
上述的判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数是以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。
6、根据权利要求3所记载的总线控制器，其特征在于：
上述的处理等级判定装置以及判别器，对于从下一个请求的非实时处理请求的下一个处理到基准时间的最后的处理，计算最大的循环数以最小的处理等级进行时的访问循环数的总和，将界限循环数减去当前的访问循环数，计算剩余的循环数，从所述的剩余的循环数减去所述的总和的循环数的范围内，不能够结束处理的情况下，不允许下一个非实时的请求。
7、根据权利要求6所记载的总线控制器，其特征在于：
所述的非实时请求具有多个不同的处理等级。
CN200410055088.3A 2003-03-19 2004-03-19 总线控制器 Pending CN1570897A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP076055/2003 2003-03-19
JP2003076055A JP2004287576A (ja) 2003-03-19 2003-03-19 バスコントローラ

Publications (1)

Publication Number Publication Date
CN1570897A true CN1570897A (zh) 2005-01-26

Family

ID=33291203

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200410055088.3A Pending CN1570897A (zh) 2003-03-19 2004-03-19 总线控制器

Country Status (3)

Country Link
US (1) US7231477B2 (zh)
JP (1) JP2004287576A (zh)
CN (1) CN1570897A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258476B (zh) * 2005-09-09 2011-06-08 先进微装置公司 延迟的存储器访问请求仲裁

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7640446B1 (en) * 2003-09-29 2009-12-29 Marvell International Ltd. System-on-chip power reduction through dynamic clock frequency
JP4625836B2 (ja) * 2005-01-31 2011-02-02 パナソニック株式会社 アクセス調停装置
JP2007072598A (ja) * 2005-09-05 2007-03-22 Fujifilm Corp バス調停方法及びバス調停プログラム
TWI318355B (en) * 2006-04-17 2009-12-11 Realtek Semiconductor Corp System and method for bandwidth sharing in busses
US7577780B2 (en) * 2007-02-28 2009-08-18 National Chiao Tung University Fine-grained bandwidth control arbiter and the method thereof
US7962677B2 (en) * 2008-07-15 2011-06-14 International Business Machines Corporation Bus access moderation system
CN105959195B (zh) * 2016-06-23 2020-02-21 北京东土科技股份有限公司 工业互联网现场层宽带总线技术实现方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241632A (en) * 1992-01-30 1993-08-31 Digital Equipment Corporation Programmable priority arbiter
US5533205A (en) * 1994-03-30 1996-07-02 International Business Machines Corporation Method and system for efficient bus allocation in a multimedia computer system
US6178475B1 (en) * 1994-12-19 2001-01-23 Advanced Micro Devices Inc. Multimedia system employing timers to properly allocate bus access
US5956493A (en) * 1996-03-08 1999-09-21 Advanced Micro Devices, Inc. Bus arbiter including programmable request latency counters for varying arbitration priority
US6055577A (en) * 1996-05-06 2000-04-25 Oracle Corporation System for granting bandwidth for real time processes and assigning bandwidth for non-real time processes while being forced to periodically re-arbitrate for new assigned bandwidth
US5771358A (en) * 1996-07-15 1998-06-23 Micron Electronics, Inc. Method and system for apportioning computer bus bandwidth
US5784569A (en) * 1996-09-23 1998-07-21 Silicon Graphics, Inc. Guaranteed bandwidth allocation method in a computer system for input/output data transfers
US6138200A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation System for allocating bus bandwidth by assigning priority for each bus duration time slot to application using bus frame and bus duration
US6425032B1 (en) * 1999-04-15 2002-07-23 Lucent Technologies Inc. Bus controller handling a dynamically changing mix of multiple nonpre-emptable periodic and aperiodic devices
JP3491588B2 (ja) * 1999-12-22 2004-01-26 日本電気株式会社 外部バス制御装置
JP2001184300A (ja) 1999-12-27 2001-07-06 Hitachi Ltd データ処理プロセッサ
US6820152B2 (en) * 2001-04-25 2004-11-16 Matsushita Electric Industrial Co., Ltd. Memory control device and LSI

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101258476B (zh) * 2005-09-09 2011-06-08 先进微装置公司 延迟的存储器访问请求仲裁

Also Published As

Publication number Publication date
JP2004287576A (ja) 2004-10-14
US20040221113A1 (en) 2004-11-04
US7231477B2 (en) 2007-06-12

Similar Documents

Publication Publication Date Title
CN1719435A (zh) 执行离散余弦转换/反离散余弦转换的装置及其方法
CN112997138B (zh) 对存储介质访问的支持人工智能的管理
CN1942870A (zh) 对矩形区域的突发存储器访问的方法
CN1791226A (zh) 面内预测装置和面内预测方法
CN1113300C (zh) 半导体装置及计算机系统
CN1921625A (zh) 去块效应滤波器的滤波方法与系统
JP4353990B2 (ja) マルチプロセッサ制御装置
CN101038532A (zh) 数据存储装置及其方法
US8433147B2 (en) Encoding apparatus and method, and decoding apparatus and method
US20100083273A1 (en) Method and memory manager for managing memory
CN1570897A (zh) 总线控制器
CN1794817A (zh) 运动图像压缩编码方法和运动图像压缩编码装置以及程序
CN1790302A (zh) 数据处理系统、访问控制方法和访问控制设备
CN1955920A (zh) 在多处理器计算机系统中进行基于资源的线程分配的方法和装置
CN1290339C (zh) 压缩运动图像的解压装置及利用其的图像显示装置
CN1849591A (zh) 使用高速缓存未命中模式来寻址跨距预测表
CN1109992C (zh) 运算装置和使用运算装置的图象处理装置
CN1774929A (zh) 动态图像编码或解码处理系统以及动态图像编码或解码处理方法
CN1297889C (zh) 信息处理装置以及机器语言程序变换装置
CN1162002C (zh) 图象信号编码方法及装置
CN1674151A (zh) 一种针对图像处理的同步动态随机存储器存取方法
CN1925612A (zh) 一种图形终端界面的编码和解码方法
Li et al. Optimizing Data Layout for Training Deep Neural Networks
CN1881190A (zh) 用于访问数据的设备和系统
CN112115075A (zh) 存储器访问

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication