CN1561009B

CN1561009B - 千兆以太网收发器接收通道中的数据对齐电路

Info

Publication number: CN1561009B
Application number: CN 200410016672
Authority: CN
Inventors: 任俊彦; 叶凡; 陈再敏; 王雪静; 刘爱林; 吴新华; 李宁
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2010-05-05
Anticipated expiration: 2024-03-02
Also published as: CN1561009A

Abstract

本发明为一种千兆以太网收发器接收通道中的数据对齐电路。该电路模块由输入数据队列、判决器序列、n₀发生器、猜想序列发生器、串并转换器、序列匹配器和输出多路选择器组成。其在系统中的连接方式之一，是接于数据通道的均衡器和Vilerbi译码器之间；连接方式之二，将模块分为控制部分和数据通路部分，控制部分接于均衡器之后，数据通路部分接于A/D转换器和均衡器之间。本发明可使接收通路中四对双绞线上的数据对齐，从而使后续的解码操作能够正确进行。

Description

千兆以太网收发器接收通道中的数据对齐电路

技术领域

本发明属集成电路技术领域，具体涉及到千兆以太网(1000BASE-T)收发器接收通道中的数据对齐模块的电路设计。

背景技术

近年来，局域网(LAN)越来越成为个人计算机、工作站和服务器本地互连的主流方式。10BASE-T曾一度成为最为普遍的局域网技术。随着信息交换量的不断增加，客观上需要一种更高速(更大带宽)的局域网技术，这种情况下出现了快速以太网(100BASE-TX)。快速以太网在10BASE-T的基础上平滑地将网络速度从10Mbps提高到了100Mbps。然而，随着快速以太网在服务器和桌面系统中的应用的不断增加，已经迫切地需要在骨干网和服务器级网络中采用更高速度的局域网技术。

IEEE 802.3ab标准中提出的千兆以太网技术是其中一种比较可行的解决方案。千兆以太网可以提供1Gbps的带宽，而所花的成本低于其他速度相当的技术方案。更值得一提的是，千兆以太网是在现有10BASE-T以太网或100BASE-T快速以太网网络上的平滑、无缝的一个升级。

为了达到千兆比特的传输速率，千兆以太网收发器之间是以四对双绞线相连，确切的说，是以四对五类双绞线相连，每对双绞线上并发地传输250Mbps的信号，从而达到总体1Gbps的传输速率。同时在四对双绞线上双向、并发地传输250Mbps的信号颇具挑战性，也由此产生了本发明要解决的问题。

由于四对双绞线存在着差异，信号在传输过程中产生不同的延时，发送端同一时刻在四对双绞线上发出的数据，将有可能在不同时刻到达接收端。IEEE 802.3ab中规定，在任何情况下、在2MHz～100MHz频率范围内，两个千兆以太网收发器之间的四对双绞线之间的传输延时之差(skew)不能超过50ns；并且要求在环境的影响下变化不超过10ns。要使接收端能够正确地接收数据，在将数据进行解码之前必须将四对双绞线上的数据对齐。

发明内容

本发明的目的在于提供一种将千兆以太网收发器接收通路中四对双绞线上的数据对齐的电路，以使后续的解码操作能够正确进行。

本发明提出的千兆以太网收发器接收通路中数据对齐电路模块(Deskew)，由输入数据队列201、判决器202、203、204、205、n0发生器206、猜想序列发生器207、串并转换器208、序列匹配器209、210、211和输出多路选择器212、213、214经电路连接组成.该电路模块在千兆以太网接收系统中的位置可以有两种方案.第一种方案中Deskew模块101位于接收数据通道上的均衡器105和Viterbi译码器106之间，其结构图如图1所示.第二种方案中Deskew被分成两个部分：控制部分102和数据通路部分103，控制部分102由输入数据队列201、判决器202、203、204、205、n0发生器206、猜想序列发生器207、串并转换器208、序列匹配器209、210、211组成；数据通路部分103由输出多路选择器212、213、214和增加的输出数据队列215组成，其中控制部分102紧接于均衡器105之后，数据通路部分103位于A/D转换器107和均衡器105之间，其结构图如图2所示.

本发明提出的数据对齐电路是基于千兆以太网发送端编码的特点，即在发送IDLE信号的时候，四个通道的数据存在着相关性；确切地说，根据A通道的数据，可以利用这种相关性求得B、C和D通道的数据。根据IEEE 802.3ab标准规定的千兆以太网收发器物理编码子层(PCS)的编码特点，在发送IDLE信号的情况下，扰码发生器的最低位Scrn[0]与A通道发送的数据存在着一一对应关系。根据这一特性，在知道A通道数据的情况下，可以根据其与Scrn[0]的对应关系，得到Scrn[0]，从而取得整个Scrn的值。在此基础上，遵循PCS的编码规则，可以求得与A通道此时的数据相对应的B、C和D通道的数据。

本发明的数据对齐电路的连接方式进一步具体描述如下：第一种方案的总体结构如图3所示。输入数据队列201串行地接收来自均衡器105的数据，存储后分别并行地由输出端29送给判决器205，由输出端30、31、32分别送给判决器204、203、202，由输出端34、35、36分别送给输出多路选择器212、213、214，而其输出端33直接作为Deskew模块的A通道的输出；判决器205的输出送至猜想序列发生器207；判决器202、203、204的结果分别送给序列匹配器209、210、211；猜想序列发生器207的输出送给串并转换器208；串并转换器208的输出20、21、22分别送至序列匹配器209、210、211；序列匹配器209、210、211各自的输出端23、24、25均连接到n0发生器206，序列匹配器209、210、211各自的输出端26、27、28分别连接到输出多路选择器212、213、214的控制端；n0发生器206的输出送至猜想序列发生器207；输出多路选择器212、213、214的输出分别作为Deskew模块B、C、D通道的输出。

第二种方案的Deskew模块由控制部分102和数据通路部分103构成；其总体结构如图4所示。控制部分102中，输入数据队列201串行地接收来自均衡器105的数据，存储后分别并行地由输出端40送给判决器205，由输出端41、42、43分别送给判决器204、203、202；判决器205的输出送至猜想序列发生器207；判决器202、203、204的结果分别送给序列匹配器209、210、211；猜想序列发生器207的输出送给串并转换器208；串并转换器208的输出20、21、22分别送至序列匹配器209、210、211；序列匹配器209、210、211各自的输出端23、24、25均连接到n0发生器206，序列匹配器209、210、211各自的输出端26、27、28分别连接到数据通路部分103中的输出多路选择器的控制端；n0发生器206的输出送至猜想序列发生器207；数据通路部分103中，输出数据队列215串行地接收来自A/D转换器107的四通道数据，存储后分别并行的由输出端45、46、47分别送给输出多路选择器212、213、214的数据端，而其输出端44直接作为Deskew模块的A通道的输出；输出多路选择器212、213、214的输出分别作为Deskew模块B、C、D通道的输出。

本发明可使接收通路中的四对双绞线上的数据对齐，从而使后续的解码操作能够正确进行。

附图说明

图1为数据对齐模块在系统中的位置图示(方案一)。

图2为数据对齐模块在系统中的位置图示(方案二)。

图3为数据对齐模块的总体结构图示(方案一)。

图4为数据对齐模块的总体结构图示(方案二)。

图5为输入数据队列的电路结构图。

图6为猜想序列发生器结构框图。

图7为串并转换器的电路结构图。

图8为序列匹配器的结构框图。

图中标号：101为数据对齐电路模块，102为数据对齐电路的控制部分，103为数据通路部分；104为PCS接收器，105为均衡器，106为Viterbi译码器，107为A/D转换器；201为输入数据队列，202、203、204、205为判决器，206为n₀发生器，207为猜想序列发生器，208为串并转换器，209、210、211为序列匹配器，215为输出数据队列，20、21、22为串并转换器208的输出，23、24、25分别为序列匹配器209、210、211的输出端连接到n0发生器206的连线，26、27、28分别为序列匹配器209、210、211连到选择器212、213、214的连线，29为输出队列到判决器205的连线，30、31、32分别为输出数据阵列201到判决器202、203、204的连线，33为数据队列201与A通道输出线，34、35、36为数据队列201分别为向多路选择器212、213、214的输出线，40为图4中输入数据队列201向判决器204、203、202的输出，44为输出数据队列215向A通道的输出，45、46、47为数据队列215向多路选择212、213、214的输出，301为移位寄器，302为数据加扰文字发生器，303为编码器位生成器，304为数据编码器，401为多路选择器，402为比较电路，403为控制电路，404为输出寄存器，51为控制信号线，52、53为比较电路402的输出信号。

具体实施方式

下面结合附图，具体描述本发明。

本发明提供了1000BASE-T收发器中接收通道数据对齐的方法。

本发明提供了两种进行数据对齐的方案。图1中的Deskew模块101属于第一种方案，它由输入数据队列201、判决器202、203、204、205、n0发生器206，猜想序列发生器207、串并转换器208、序列匹配器209、210、211和输出多路选择器212、213、214构成，其结构框图如图3所示。

图3中输入数据队列(FIFO)201由405个D触发器构成，其结构如图5所示。这405个D触发器构成4个字宽为5的FIFO分别用来作为A、B、C和D四个通道的数据缓冲。用于A通道的FIFO的深度为15，共有75个D触发器，用于B、C和D通道的FIFO的深度为22，分别包含110个D触发器。数据以串行的方式移入输入数据队列，而以并行的方式输出至判决器202、203、204、205和输出多路选择器212、213、214。其中送至判决器205的数据为A通道FIFO离入口距离为5的单元所存的5位数据的高两位；送至判决器202、203和204的数据分别是B、C和D通道FIFO所有单元数据的高两位。A通道FIFO出口处的5位数据直接作为Deskew模块的A通道输出数据；B、C和D通道FIFO各自底部15个单元的5位数据分别被送至输出多路选择器212、213和214。

Deskew模块101中的判决器由一种判决器基本单元所构成。其中判决器205由单个这种基本单元构成，判决器202、203和204分别由22个这种单元构成。表1所示是这种判决器基本单元的真值表。

表1-判决器单元的真值表

图3中的n0发生器模块206用于产生猜想序列发生器的n0选择信号，n0发生器模块的输入信号为序列匹配器的匹配指示信号。n0发生器是一个有限状态机，它按照如下步骤工作：(1)缺省情况下取n0为0进行尝试；(2)等待55个时钟周期，让猜想序列发生器的移位寄存器中的数据与发送方扰码器中线性反馈移位寄存器相同，同时输入数据队列201和串并转换器208中的数据已全部被更新；(3)观察B、C、D三个通道的比较模块的子序列匹配结果，当三个都不成功时，则认为n0的值不正确；(4)将n0取反，等待22个时钟周期，让串并转换器208中的数据全部更新为新n0对应的数据；(5)重新观察B、C、D三个通道的比较模块的子序列匹配结果，若任何一个成功，则n0产生完毕；否则，回步骤4重新进行n0搜索；

图3中的猜想序列发生器207用于从接收到的A通道数据计算出B、C和D通道相应时刻的数据，它由移位寄存器301、数据加扰文字发生器302、编码器位生成器303和数据编码器304构成，其结构框图如图6所示。其中移位寄存器301是一个33位的移位寄存器，它接收图3中判决器205输出的A通道数据判决值，恢复出发送方发送此A通道数据序列时的加扰器中的线性反馈移位寄存器(LFSR)值Scrn[32:0]。数据加扰文字发生器302根据Scrn的值产生数据加扰字Syn[3:0]。编码位发生器303根据Syn和n0发生器206的输出n0产生生成数据扰码字Scn[3:0]。数据编码器304根据Scn得到B、C和D通道对应的数据Sdn[1]、Sdn[2]和Sdn[3]，即图3中的tx_B、tx_C和tx_D。

图3中的串并转换器208将猜想序列发生器207生成的串行的B、C和D通道数据转换成并行形式，提交序列匹配器作匹配操作。图7所示是串并转换器208的结构，它由3个长度为15的移位寄存器构成，分别串行地接收B、C和D通道的数据，以并行的形式输出。

图3中的3个序列匹配器209、210和211具有完全相同的结构。序列匹配器由多路选择器401、比较电路402、控制电路403和输出寄存器404构成，其结构框图如图8所示。多路选择器401是由8组15选1的多路选择器构成，它将输入的22位数据分成15个8位数据组，由控制信号51控制这15个数据组中的其中一个从多路选择器401的输出端输出；比较电路402接收多路选择器401的输出和图3中串并转换器208的输出，产生序列相等信号52和序列相反信号53；控制电路403是一个有限状态机，它监控比较电路402的输出信号52和53，当信号52和53均为低电平时，控制电路里的计数器开始计数，这使控制信号51在0～14之间扫描，控制多路选择器401选择不同的数据组作为其输出，从而使比较电路产生不同的结果，这个扫描过程一直持续到信号52或53变成高电平。同时控制电路的输出信号51被锁存到输出寄存器404中，寄存器的锁存操作由来自图1中的PCS接收模块104产生的freeze控制信号11控制。

图3中的输出多路选择器212、213和214结构完全相同，它们分别接收来自输入数据队列201送出的所接收到的B、C和D通道的数据，它们的控制信号分别来自序列匹配器209、210和211。输出多路选择器212是一个15选1的多路选择器组，由5个相同的多路选择器构成，每个对应输出的5位数据中的一位，根据控制信号的不同，选择B通道输入数据队列中7～21不同位置的数据作为Deskew模块的B通道输出数据。

图2中的Deskew模块102和103是本发明提出的1000BAS-T收发器接收通道数据对齐的第二种方案，其结构框图如图4所示。其中模块102包含的所有模块均与模块101中的相应模块完全相同，所做的变化是输入数据队列去掉了送至输出多路选择器212、213、214的输出信号。模块103中的输出多路选择器与模块101中的相应部分完全相同。模块103中增加了输出数据队列215，其基本结构与输入数据队列201相同，但是由于来自A/D转换器的数据位宽为W，所以输出数据队列215中的FIFO单元位宽都更改为W。输出数据队列215向输出多路选择器212、213、214输送数据的方式与模块101中的输入数据队列201相同。

Claims

1.一种千兆以太网收发器接收通道中的数据对齐电路，其特征在于该数据对齐电路由输入数据队列(201)、第一判决器(202)、第二判决器(203)、第三判决器(204)、第四判决器(205)、n0发生器(206)、猜想序列发生器(207)、串并转换器(208)、第一序列匹配器(211)、第二序列匹配器(210)、第三序列匹配器(209)、第一输出多路选择器(212)、第二输出多路选择器(213)、第三输出多路选择器(214)和输出数据队列(215)经电路连接组成；该数据对齐电路在千兆以太网收发器中的位置为下述方案的一种：

(1)该数据对齐电路位于接收通道上的均衡器(105)和Viterbi译码器(106)之间，具体连接方式如下：输入数据队列(201)串行地接收来自均衡器(105)的数据，存储后分别并行地由第一输出端(29)送给第四判决器(205)、由第二输出端(30)送给第三判决器(204)、由第三输出端(31)送给第二判决器(203)、由第四输出端(32)送给第一判决器(202)、由第五输出端(34)送给第一输出多路选择器(212)、由第六输出端(35)送给第二输出多路选择器(213)、由第七输出端(36)送给第三输出多路选择器(214)，而其第八输出端(33)直接作为数据对齐电路的A通道的输出；第一判决器(202)的输出送给第一序列匹配器(211)；第二判决器(203)的输出送给第二序列匹配器(210)；第三判决器(204)的输出送给第三序列匹配器(209)；第四判决器(205)的输出送至猜想序列发生器(207)；猜想序列发生器(207)的输出送给串并转换器(208)；串并转换器(208)的第一、第二、第三输出(20、21、22)分别送至第三序列匹配器(209)、第二序列匹配器(210)、第一序列匹配器(211)；第一序列匹配器(211)的第一输出端(25)、第二序列匹配器(210)的第一输出端(24)和第三序列匹配器(209)的第一输出端(23)均连接到n0发生器(206)，第一序列匹配器(211)的第二输出端(28)连接到第三输出多路选择器(214)的控制端，第二序列匹配器(210)的第二输出端(27)连接到第二输出多路选择器(213)的控制端，第三序列匹配器(209)的第二输出端(26)连接到第一输出多路选择器(212)的控制端；n0发生器(206)的输出送至猜想序列发生器(207)；第一输出多路选择器(212)的输出、第二输出多路选择器(213)的输出、第三输出多路选择器(214)的输出分别作为数据对齐电路B、C、D通道的输出；

(2)该数据对齐电路分成控制部分(102)和数据通路部分(103)，控制部分(102)紧接于均衡器(105)之后，数据通路部分(103)位于A/D转换器(107)和均衡器(105)之间；控制部分(102)由输入数据队列(201)、第一判决器(202)、第二判决器(203)、第三判决器(204)、第四判决器(205)、n0发生器(206)、猜想序列发生器(207)、串并转换器(208)、第一序列匹配器(211)、第二序列匹配器(210)、第三序列匹配器(209)组成；数据通路部分(103)由第一输出多路选择器(212)、第二输出多路选择器(213)、第三输出多路选择器(214)和输出数据队列(215)组成；具体连接方式如下：控制部分(102)中，输入数据队列(201)串行地接收来自均衡器(105)的数据，存储后分别并行地由第一输出端(40)送给第四判决器(205)，由第二输出端(41)送给第三判决器(204)，由第三输出端(42)送给第二判决器(203)，由第四输出端(43)送给第一判决器(202)；第四判决器(205)的输出送至猜想序列发生器(207)；第一判决器(202)的输出送给第一序列匹配器(211)，第二判决器(203)的输出送给第二序列匹配器(210)，第三判决器(204)的输出送给第三序列匹配器(209)；猜想序列发生器(207)的输出送给串并转换器(208)；串并转换器(208)的第一、第二、第三输出(20、21、22)分别送至第三序列匹配器(209)、第二序列匹配器(210)、第一序列匹配器(211)；第一序列匹配器(211)、第二序列匹配器(210)、第三序列匹配器(209)各自的第一输出端(25、24、23)均连接到n0发生器(206)，第一序列匹配器(211)、第二序列匹配器(210)、第三序列匹配器(209)各自的第二输出端(28、27、26)分别连接到数据通路部分(103)中的第三、第二、第一输出多路选择器的控制端；n0发生器(206)的输出送至猜想序列发生器(207)；数据通路部分(103)中，输出数据队列(215)串行地接收来自A/D转换器(107)的四通道数据，存储后并行的由输出数据队列的第一、第二、第三输出端(45、46、47)分别送给第一输出多路选择器(212)的数据端、第二输出多路选择器(213)的数据端、第三输出多路选择器(214)的数据端，而输出数据队列的第四输出端(44)直接作为数据对齐电路的A通道的输出；第一输出多路选择器(212)、第二输出多路选择器(213)、第三输出多路选择器(214)的输出分别作为数据对齐电路的B、C、D通道的输出.

2.根据权利要求1所述的数据对齐电路，其特征在于所述的串并转换器(208)由3个长度为15的移位寄存器构成，分别串行地接收猜想序列发生器(207)的输出，以并行的形式输出。

3.根据权利要求1所述的数据对齐电路，其特征在于所述的第一序列匹配器(211)、第二序列匹配器(210)或第三序列匹配器(209)由多路选择器(401)、比较电路(402)、控制电路(403)和输出寄存器(404)构成，多路选择器(401)是由8组15比1选择器构成，它将输入的22位数据分成15个8位的数据组，由控制信号(51)控制这15个数据组中的其中一个从多路选择器(401)的输出端输出；比较电路(402)接收多路选择器(401)的输出和串并转换器(208)的输出，产生序列相等信号(52)和序列相反信号(53)；控制电路(403)是一个有限状态机，它监控比较电路(402)输出的序列相等信号(52)和序列相反信号(53)，当序列相等信号(52)和序列相反信号(53)均为低电平时，控制电路里的计数器开始计数，这使控制信号(51)在0到14之间扫描，控制多路选择器(401)选择不同的数据组作为其输出，从而使比较电路产生不同的结果，控制信号(51)被锁存到输出寄存器(404)中，输出寄存器(404)的锁存操作由来自PCS接收模块(104)产生的freeze控制信号(11)控制。