CN1553619A - 精确延迟率控制的线路驱动电路 - Google Patents
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Abstract
一种精确延迟率控制的线路驱动电路，其包含一延迟率控制电路、一第一驱动电路以及一第二驱动电路。该延迟率控制电路用来控制延迟率，其包含一第一运算放大器以及一第二运算放大器。该第一驱动电路用来驱动输出信号，其包含一第一电流源、一第二电流源、一第一切换器以及一第二切换器。该第二驱动电路用来设定转态斜率，其包含一电容、一第三电流源、一第四电流源、一第三切换器以及一第四切换器。
Description
技术领域
本发明涉及一种线路驱动电路，特别是涉及一种可精确控制输出信号的延迟率或波形的线路驱动电路。
背景技术
随着计算机网络以及数据通讯需求的增加，数据的传输技术在通讯系统、信号处理以及超大规模集成电路(VLSI)技术的帮助下已有重大的进展。超大规模集成电路的出现允许更多的数字处理系统以及模拟前端组件可被整合于单一芯片中，使得价格更具竞争力。由于模拟前端组件被整合于数字电路中，所以也必须采用较低的供应电压源，以适应超大规模集成电路技术在实体尺寸上的缩小。随着供应电压源的降低，要同时满足模拟电路的操作速度、信号摆幅以及线性度(linearity)等具有冲突性的问题变成相当困难。
一般的通讯系统是藉由一收发器(transceiver)来进行数据的传输，收发器中包含一线路驱动电路(line driver)，用来将输出信号传送至包含电容性以及电阻性的不同阻抗的负载上，同时线路驱动电路也要维持高线性度的传输。因此，线路驱动电路需具备适应各式阻抗负载的驱动能力，并且尽量地降低阶波失真。再者，线路驱动电路必须确保输出信号的轨对轨(rail-to-rail)共模范围以及输出摆幅都在一个可接受的动态范围之间。为适应线路驱动电路的输出信号对于轨对轨输出摆幅以及高输出电流对静电流(quiescent current)比的需求，线路驱动电路通常会使用互补的AB类输出级，常见的AB类输出级使用二互补且头尾(head-to-tail)连接的晶体管，在输出晶体管的栅极电压之间导引出一电平移动。另一个可望改善线路驱动电路特性的方法是调整静电流，使速度与功率能达到最佳的平衡，而又不需重新设计部分的电路，例如利用由输出信号转换的时序信息来检测信号交越并且相对应的补偿静电流。
由上述可知，收发器藉由线路驱动电路将信号输出到传输在线，因此收发器对于线路驱动电路的输出信号的延迟率(slew rate)、上升时间、下降时间都会有一定的限制。由于线路驱动电路允许的负载范围很大，一般如果不作延迟率控制，往往在未知负载的情况下，再加上操作、供电、温度的变化，输出信号几乎是不太可能符合要求的规格。另一方面，虽然延迟率控制的方法在大部分的线路驱动电路都会用到，但大部分的线路驱动电路最大的缺点就是电路太复杂了，或是虽有改善但延迟率仍然无法控制的相当精确，而且有些方法需要匹配的电流，所以输出信号的变化也会较大。
发明内容
因此本发明的主要目的在于提供一种电路结构简单并且可精确控制输出信号的线路驱动电路，以解决上述问题。
本发明的较佳实施例中提供一种精确延迟率控制的线路驱动电路，其包含一延迟率控制电路，用来控制延迟率；一第一驱动电路，用来驱动输出信号；以及一第二驱动电路，用来设定转态斜率。
该延迟率控制电路包含一第一运算放大器，其包含一正输入端，一负输入端，以及一输出端；以及一第二运算放大器，其包含一正输入端连接该第一运算放大器的正输入端，一负输入端连接该第一运算放大器的负输入端，以及一输出端。
该第一驱动电路包含一第一电流源，其包含一第一端连接一电压源，一第二端连接该第一运算放大器的正输入端，以及一控制端经由一第一切换器连接该第一运算放大器的输出端或该电压源；一第二电流源，其包含一第一端连接该第二运算放大器的正输入端，一第二端连接一接地端，以及一控制端经由一第二切换器连接该第二运算放大器的输出端或该接地端。
该第二驱动电路包含一电容，其包含一第一端连接该第一运算放大器的负输入端，以及一第二端连接该接地端；一第三电流源，其包含一第一端连接该电压源，一第二端连接该电容的第一端，以及一控制端经由一第三切换器连接一第一偏压信号源或该电压源；以及一第四电流源，其包含一第一端连接该电容的第一端，一第二端连接该接地端，以及一控制端经由一第四切换器连接一第二偏压信号源或该接地端。
附图说明
图1为本发明线路驱动电路的方块图；
图2为本发明线路驱动电路的电路图；
图3为本发明线路驱动电路的仿真数据的示意图；和
图4为图1中偏压信号源的产生电路的示意图。
附图符号说明
10 线路驱动电路 12 第一驱动电路
14 延迟率控制电路 16 第二驱动电路
24 第一PMOS晶体管 26 第一NMOS晶体管
36 第一运算放大器 38 第二运算放大器
40 第一电容 42 第一电阻
44 第二电阻 46 第二电容
48 电容 50 第二PMOS晶体管
52 第二NMOS晶体管
S1 第一开关 S2 第二开关
S3 第三开关 S4 第四开关
S5 第五开关 S6 第六开关
S7 第七开关 S8 第八开关
具体实施方式
请参考图1，图1为本发明线路驱动电路10的方块图。线路驱动电路10包含三部分，分别为一第一驱动电路12、一延迟率控制电路14以及一第二驱动电路16。线路驱动电路10的输出端(OUT)连接一未知的负载(图未示)，会干扰线路驱动电路10的输出信号20，除此之外，温度的变化以及电压源的不稳定也都会对输出信号20造成干扰。为了使线路驱动电路10的输出信号20符合一预定的规格，而不受各种干扰的影响，首先依据该预定的规格来设计第二驱动电路16，第二驱动电路16连接一第一偏压信号源(PBIAS)以及一第二偏压信号源(NBIAS)，其中第一偏压信号来自一偏压PMOS晶体管，第二偏压信号来自一偏压NMOS晶体管，二个偏压源皆为正，此部分将在图4作进一步说明。第二驱动电路16依据二偏压信号产生输出信号18，藉由设定第二驱动电路16的组件值可调整输出信号18的转态斜率；再者，第一驱动电路12的输出信号20即为线路驱动电路10的输出信号20，由于第一驱动电路12以及延迟率控制电路14连接为一负回授回路，第一驱动电路12的输出信号20会被传回延迟率控制电路14，延迟率控制电路14可实时地比较第一驱动电路12的输出信号20以及第二驱动电路16的输出信号18，并输出控制信号22至第一驱动电路12，强制第一驱动电路12的输出信号20的转态斜率与第二驱动电路16的输出信号18的转态斜率相同。因此，不论线路驱动电路10的输出端连接的负载为何，第一驱动电路12的输出信号20都会跟随第二驱动电路16的输出信号18，使线路驱动电路10的输出信号20符合该预定的规格。
请参考图2，图2为本发明线路驱动电路10的电路图。对照图1与图2，其中，第一驱动电路12包含一第一PMOS晶体管24、一第一NMOS晶体管26、第一开关S1、第二开关S2、第三开关S3以及第四开关S4；延迟率控制电路14包含一第一运算放大器36、一第二运算放大器38、一第一电容40、一第一电阻42、一第二电容46以及一第二电阻44；第二驱动电路16包含一电容48、一第二PMOS晶体管50、一第二NMOS晶体管52、一第五开关S5、一第六开关S6、一第七开关S7以及第八开关S8。第一PMOS晶体管24的源极连接一电压源(Vdd)，漏极连接第一运算放大器36的正输入端，栅极可经由第一开关连S1接至第一运算放大器36的输出端，或经由第二开关S2连接电压源。第一NMOS晶体管26的漏极连接第二运算放大器38的正输入端，源极连接一接地端，栅极可经由第三开关S3连接接地端，或经由第四开关S4连接第二运算放大器38的输出端。第一电容40以及第一电阻42串联，连接于第一运算放大器36的正输入端以及输出端之间，作为第一运算放大器36的频率补偿。第二电容46以及第二电阻44串联，连接于第二运算放大器38的正输入端以及输出端之间，作为第二运算放大器38的频率补偿。第一运算放大器36的正输入端与第二运算放大器38的正输入端相连接，第一运算放大器36的负输入端与第二运算放大器38的负输入端相连接。电容48的第一端连接第一运算放大器36的负输入端，第二端连接接地端。第二PMOS晶体管50的源极连接电压源，漏极连接电容48的第一端，栅极可经由第五开关S5连接第一偏压信号源，或经由第六开关S6连接电压源。第二NMOS晶体管52的漏极连接电容48的第一端，源极连接接地端，栅极可经由第七开关S7连接接地端，或经由第八开关S8连接第二偏压信号源。
线路驱动电路10藉由切换第一至第八开关来产生回路，以驱动输出信号，其中奇数编号的开关(第一、三、五、七开关)为同步，偶数编号的开关(第二、四、六、八开关)为同步，而奇数编号的开关与偶数编号的开关则为反向。当开启奇数编号的开关，关闭偶数编号的开关时，第一运算放大器36的负回授回路形成，第二PMOS晶体管50的栅极连接第一偏压信号源，第一偏压信号控制第二PMOS晶体管50的导通电流，对电容48充电，第一运算放大器36比较正、负输入端的信号，输出控制信号至第一PMOS晶体管24的栅极，使第一PMOS晶体管24的输出信号与第二PMOS晶体管50的输出信号相同。而当关闭奇数编号的开关，关闭偶数编号的开关时，第二运算放大器38的负回授回路形成，第二NMOS晶体管52的栅极连接第二偏压信号源，第二偏压信号控制第二NMOS晶体管52的导通电流，对电容48放电，第二运算放大器38比较正、负输入端的信号，输出控制信号至第一NMOS晶体管26的栅极，使第一NMOS晶体管26的输出信号与第二NMOS晶体管52的输出信号相同。上述的操作中，第一驱动电路12以及第二驱动电路16并不需要有匹配的电流，因为运算放大器可实时的追踪正、负输入端的电压变化值，也就是信号的转态斜率，所以最后第一驱动电路12以及第二驱动电路16会得到相同的信号的转态斜率，不论线路驱动电路10的输出端连接的负载为何。值得注意的是，由于运算放大器的正、负输入端的输入信号的电压值由0至Vdd，所以第一运算放大器36以及第二运算放大器38都必使用轨对轨(rail to rail)输入的运算放大器。
请参考图3，图3为本发明线路驱动电路10的仿真数据的示意图。对于不同规格的要求，可由设定第二驱动电路16中电容48以及晶体管50、52的输出电流的大小来调整输出信号的转态斜率，以USB 1.1 LS的规格为例，输出信号的上升时间以及下降时间必须介于75ns-300ns之间，电容负载的范围为150p-600p，且正负二信号的输出具有不同的电阻负载。依据此规格，代入电容的求值公式dV/dT＝I/C，其中dV取0.8*Vdd，Vdd＝3.3V，dT取75ns与300ns的几何平均值150ns，I取操作电流25u，则C＝1.42p，此电容值很容易在芯片上实现。假设I是由参考外部电阻所得到，可以被控制在5％的误差范围内，C可由MOS晶体管所实现，误差值在10％以内，再加上Vdd有10％的变动，则在不需修正的情形下，就可以将转态斜率控制在25％的误差范围内，而由电路仿真只得到20％的误差。
上述第二驱动电路16所接收的第一、第二偏压信号源(PBIAS，NBIAS)如图4所示，图4为图1中偏压信号源的产生电路的示意图。第一偏压信号源(PBIAS)以及第二偏压信号源(NBIAS)来自线路驱动电路10的上一级电路，主要是由一个电流镜所组成，其中第一偏压信号由一偏压PMOS晶体管的栅极取出，第二偏压信号由一偏压NMOS晶体管的栅极取出。第一偏压信号以及第二偏压信号用来提供第二驱动电路16适当的操作电压。
相较于已知技术，本发明线路驱动电路具有多项优点，第一，线路驱动电路主要包含第一驱动电路、延迟率控制电路以及第二驱动电路三个部分，电路结构简单容易实现；第二，应用范围广泛，线路驱动电路由于结构简单，所以在设计上具有很大的弹性，适用于不同规格时只需要修改部分的组件值；第三，线路驱动电路可精准的控制输出信号变化，而且没有组件或电流必需匹配的问题；第四，由电路仿真可知，输出信号的上升时间以及下降时间对称，而且交越点(cross point)约在电压源一半的位置；第五，线路驱动电路的输出端即使连接很大的电容负载，或当有电阻负载，也不会对输出信号造成很大的影响。
以上所述仅为本发明的较佳实施例，凡依本发明的权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (12)
1.一种精确延迟率控制的线路驱动电路，其包含：
一延迟率控制电路，用来控制延迟率，其包含：
一第一运算放大器，其包含一正输入端，一负输入端，以及一输出端；以及
一第二运算放大器，其包含一正输入端连接该第一运算放大器的正输入端，一负输入端连接该第一运算放大器的负输入端，以及一输出端；
一第一驱动电路，用来驱动输出信号，其包含：
一第一电流源，其包含一第一端连接一电压源，一第二端连接该第一运算放大器的正输入端，以及一控制端经由一第一切换器连接该第一运算放大器的输出端或该电压源；
一第二电流源，其包含一第一端连接该第二运算放大器的正输入端，一第二端连接一接地端，以及一控制端经由一第二切换器连接该第二运算放大器的输出端或该接地端；以及
一第二驱动电路，用来设定转态斜率，其包含：
一电容，其包含一第一端连接该第一运算放大器的负输入端，以及一第二端连接该接地端；
一第三电流源，其包含一第一端连接该电压源，一第二端连接该电容的第一端，以及一控制端经由一第三切换器连接一第一偏压信号源或该电压源；以及
一第四电流源，其包含一第一端连接该电容的第一端，一第二端连接该接地端，以及一控制端经由一第四切换器连接一第二偏压信号源或该接地端。
2.如权利要求1所述的线路驱动电路，其中该第一电流源以及该第三电流源为PMOS晶体管，其漏极为第一端，源极为第二端，栅极为控制端。
3.如权利要求1所述的线路驱动电路，其中该第二电流源以及该第四电流源为NMOS晶体管，其漏极为第一端，源极为第二端，栅极为控制端。
4.如权利要求1所述的线路驱动电路，其中该第一切换器包含二开关，用来切换该第一电流源的控制端连接该电压源或该第一运算放大器的输出端。
5.如权利要求1所述的线路驱动电路，其中该第二切换器包含二开关，用来切换该第二电流源的控制端连接该接地端或该第二运算放大器的输出端。
6.如权利要求1所述的线路驱动电路，其中该第三切换器包含二开关，用来切换该第三电流源的控制端连接该电压源或该第一偏压信号源。
7.如权利要求1所述的线路驱动电路，其中该第四切换器包含二开关，用来切换该第四电流源的控制端连接该接地端或该第二偏压信号源。
8.如权利要求1所述的线路驱动电路，其还包含一第一电容以及一第一电阻，串联连接于第一运算放大器的正输入端以及输出端之间。
9.如权利要求1所述的线路驱动电路，其还包含一第二电容以及第二电阻，串联连接于第二运算放大器的正输入端以及输出端之间。
10.如权利要求1所述的线路驱动电路，其中该第一运算放大器以及该第二运算放大器为轨对轨输入的运算放大器。
11.一种控制如权利要求1所述的线路驱动电路的方法，其包含下列步骤：
(a)切换该线路驱动电路中的第一切换器至连接该第一电流源的控制端于该第一运算放大器的输出端；
切换该线路驱动电路中的第二切换器至连接连接该第二电流源的控制端于该接地端；
切换该线路驱动电路中的第三切换器至连接该第三电流源的控制端于该第一偏压讯号源；以及
切换该线路驱动电路中的第四切换器至连接该第四电流源的控制端于该接地端；以及
(b)切换该线路驱动电路中的第一切换器至连接该第一电流源的控制端于该电压源；
切换该线路驱动电路中的第二切换器至连接该第二电流源的控制端于该第二运算放大器的输出端；
切换该线路驱动电路中的第三切换器至连接该第二电流源的控制端于该电压源；以及
切换该线路驱动电路中的第四切换器至连接该第四电流源的控制端于该第二偏压讯号源。
12.如权利要求11所述的方法，其中步骤(a)及(b)是执行于相异的时段。
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