CN1540474B - 多模时钟脉冲接收器 - Google Patents
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Abstract
本发明提供一种多模时钟脉冲接收器，包括第一及第二输入交流耦合电容器、第一及第二分压器以及一差动放大器。这些分压器各自有着第一和第二接面，同时分别耦接至第一及第二输入交流耦合电容器。该差动放大器具有第一及第二输入端分别耦接至第一及第二接面，且该差动放大器的差动输出提供一输出时钟脉冲信号，其与经由至少一输入交流耦合电容器所提供的一输入时钟脉冲信号对准。该多模时钟脉冲接收器为一单一电路，其可将输出时钟脉冲信号与下列任一种多模形式的输入时钟脉冲信号对准：一单一的单一端点时钟脉冲信号、一具有一相对应参考信号的单一端点时钟脉冲信号及一差动时钟脉冲信号。
Description
技术领域
本发明涉及时钟脉冲信号的对准，特别是涉及一种能将输出时钟脉冲信号与输入时钟脉冲信号对准的多模时钟脉冲接收器，该输入时钟脉冲信号为下列常见型态之一：一单一端点信号、一具有一相对应参考点的单一端点信号以及一差动信号。
背景技术
图1A、1B及1C所示为三种不同型态的总线时钟脉冲信号的方块图，其中总线时钟脉冲信号用以提供时钟脉冲至电路或芯片(含微处理器芯片)。图1A显示一主机板101，其包含有一时钟脉冲产生器103，该时钟脉冲产生器103提供一单一端点时钟脉冲信号(BCLK)至一微处理器(microprocessor，MP)105。主机板101的结构范例可为搭配如英特尔公司的PentiumII或是赛扬之类微处理器的主机板，其中信号BCLK为单一的单一端点2.5伏特信号。图1B显示另一种主机板111，其包含有一时钟脉冲产生器113，该时钟脉冲产生器113提供一2.5伏特单一端点时钟脉冲信号(BCLK)和一相对应的1.25伏特中点参考信号(REF)至一微处理器115。如主机板111的结构范例可为搭配如英特尔公司的Pentium III之类微处理器的主机板。图1C则显示另一种主机板121，其包含有一时钟脉冲产生器123，该时钟脉冲产生器123提供一1.25伏特差动总线时钟脉冲信号BCLK和BCLKB至一微处理器125。如主机板121的结构范例可为搭配英特尔公司的新一代低电压Pentium III(也称为Tualatin)之类微处理器的主机板。
在一微处理器芯片内的一输入时钟脉冲接收器，其作用为提供一内部总线时钟脉冲信号，可以准确地与一外部总线时钟脉冲参考信号对准。以外部提供的总线时钟脉冲信号对准微处理器内部总线时钟脉冲信号并不是一件轻而易举的事，因为这些总线时钟脉冲信号是以多种不同方式提供，如图1A-1C中所示。这些不同型态的时钟脉冲信号通常具有一个较微处理器内部核心为高的电压电平，同时其上升/下降时间较微处理器内慢一个数量级(总线时钟脉冲边缘是以纳秒(ns)级测量，而微处理器内则是以皮秒(ps)级测量)。已知技术中采用了多种不同的时钟脉冲接收器电路，其可分别适用于特定型态总线时钟脉冲信号的接收与对准。
然而，需要不同的时钟脉冲接收器电路以适用于每一种不同型态总线时钟脉冲信号，一则无法将单一芯片设计同时使用于前述的三种范例主机板101、111、121上，或者是当主机板的总线时钟脉冲信号与微处理器芯片内部的时钟脉冲接收器不兼容时，需外加一转换电路在该主机板上，又或者在单一微处理器的设计时，其内部需提供多重的接收器。使用多重接收器的第三种方法另外需要一种切换方式(means)，该方式根据该主机板所提供的特定总线时钟脉冲形式将必要的接收器打开，不必要的接收器关闭。
发明内容
本发明实施例公开一种多模时钟脉冲接收器，包括一第一及一第二输入交流耦合电容器，一第一及一第二分压器，以及一差动放大器。这些分压器各自耦接至直流电压源(例如VDD和接地端)与接地端之间，同时分别有着一第一和第二接面，该第一和第二接面各自耦接至第一及第二输入交流耦合电容器。该差动放大器有着一差动输入，其包含一第一输入端耦接至该第一接面与一第二输入端耦接至该第二接面，且该差动放大器的差动输出提供一输出时钟脉冲信号，其与经由至少一输入交流耦合电容器所提供的一输入时钟脉冲信号对准。
该多模时钟脉冲接收器为一单一电路，其可将输出时钟脉冲信号与下列任一种多模形式的输入时钟脉冲信号对准，诸如先前所描述使用于现存微处理器主机板中的输入时钟脉冲信号。第一模式为一经由第一输入交流耦合电容器所提供的单一的单一端点时钟脉冲信号。第二模式为分别经由第一及第二输入交流耦合电容器提供的单一端点时钟脉冲信号及一相对应的参考信号。第三模式为一差动时钟脉冲信号，其包括分别经由第一及第二输入交流耦合电容器提供的第一及第二互补信号。
在一范例的组态中，该多模时钟脉冲接收器是利用N沟道及P沟道组件所构成。输入交流耦合电容器可利用N沟道组件来组成电容器，如将每一个N沟道组件其源极和漏极在各自输入端耦接在一起。在一个实施例中，这些N沟道组件互相匹配。每一个分压器可利用一对P沟道组件来组成，其中每个P沟道组件各自组成一电阻器。在一个实施例中，这些P沟道组件构成的分压器互相匹配。差动放大器也可以利用N沟道及P沟道组件所构成。
在一个实施例中，该N沟道组件所构成的输入交流耦合电容器的尺寸够大使得其电容值能够克服分压器中的P沟道组件所产生的寄生电容。另外一对相对较弱(weak)的N沟道组件也可以被包含且耦接至时钟脉冲输入和分压器接面以在时钟脉冲关闭时稳定差动放大器。
本发明另一个实施例公开一种集成电路，包括一第一及一第二输入接脚，一第一及一第二输入交流耦合电容器，一第一及一第二分压器，以及一差动放大器。每一个电容器有着一第一端耦接至一输入接脚及一第二端耦接至一相对应分压器的接面。差动放大器有着一差动输入，其包含一第一输入端耦接至该第一分压器的接面与一第二输入端耦接至该第二分压器的接面。该差动放大器还有一输出提供一输出时钟脉冲信号，其与至少一第一及第二输入接脚所提供的输入时钟脉冲信号对准。
在一个集成电路实施例中，其中该第一输入接脚选择性地耦接至一单一端点时钟脉冲信号或一差动时钟脉冲信号的第一极两者之一，且该第二输入接脚选择性地不接出或是耦接至一参考信号或该差动时钟脉冲信号的第二极两者之一。在一个替代实施例中，集成电路可在任一多模模式中操作，其中包含一第一模式为该第一输入接脚接收到一单一端点时钟脉冲信号且该第二输入接脚为浮动状态，一第二模式为该第一输入接脚接收到一单一端点时钟脉冲信号且该第二输入接脚接收到一相对应的参考信号，以及一第三模式为该第一及第二输入接脚分别接收到一差动时钟脉冲信号的第一极及第二极。该集成电路可利用类似如前述的N沟道及P沟道组件来构成。
本发明另一个实施例公开一种印刷电路板，包括一时钟脉冲产生器及一芯片。该时钟脉冲产生器提供一总线时钟脉冲信号至一条或多条信号线。该芯片包括一第一及一第二时钟脉冲输入接脚耦接至该一条或多条信号线及一时钟脉冲接收器。该时钟脉冲接收器包括一第一及一第二输入交流耦合电容器，一第一及一第二分压器，以及一差动放大器，该差动放大器有一差动输出提供一内部时钟脉冲信号，其与该时钟脉冲产生器的总线时钟脉冲信号对准。
该位于印刷电路板上的时钟脉冲产生器可在任一多模形式中操作。在一种组态中，该时钟脉冲产生器提供一单一端点时钟脉冲信号至一信号线以提供至该芯片上的该第一时钟脉冲输入接脚，且该芯片上的该第二时钟脉冲输入接脚为浮动状态。在第二种组态中，该时钟脉冲产生器提供一单一端点时钟脉冲信号至一第一条信号线以提供至该芯片上的该第一时钟脉冲输入接脚，且该时钟脉冲产生器在一第二条信号线提供一参考信号至该芯片上的该第二时钟脉冲输入接脚。在第三种组态中，该时钟脉冲产生器提供一差动时钟脉冲信号至第一及第二信号线，分别提供至该芯片上的该第一及第二时钟脉冲输入接脚。
本发明的其它特征及优点，在配合下列说明及附图后，将更为明显。
附图说明
图1A、1B、1C是根据本发明绘示的用以提供至一电路或芯片包括微处理器芯片的三种不同形式的总线时钟脉冲信号的方块图；
图2是根据本发明实施例所绘示的一载有使用多模时钟脉冲接收器的处理器的印刷电路板方块图；
图3为图2本发明实施例的多模时钟脉冲接收器的等效简化示意图；
图4为图2本发明实施例的多模时钟脉冲接收器的详细示意图，其中该多模时钟脉冲接收器使用P沟道和N沟道组件；以及
图5为一内部核心时钟脉冲与前述任一外部提供的总线时钟脉冲形式对准的简化时钟脉冲示意图。
图号说明：
101：主机板 103：信号产生器
105：微处理器
111：主机板 113：信号产生器
115：微处理器
121：主机板 123：信号产生器
125：微处理器
201：印刷电路板 203：信号产生器
209：处理器 215：多模时钟脉冲接收器
205：信号线 211：信号线
207：信号输入接脚 213：信号输入接脚
300：多模时钟脉冲接收器 301：分压器
303：分压器 305：差动放大器
400：多模时钟脉冲接收器 401：分压器
403：分压器 405：差动放大器
407：反向器
501：一单一的单一端点时钟脉冲信号
503：一具有一相对应参考信号的单一端点时钟脉冲信号
505：一差动时钟脉冲信号
507：内部核心时钟脉冲
具体实施方式
以下的说明是让熟知该项技术的人员能明了并在所提供的应用范例及条件下使用本发明。然而，对于本发明较佳实施例进行的各种修改，自不能以此限定本发明的权利范围，因此依本发明申请范围所做的均等变化或修饰，仍属本发明所涵盖的范围。
本申请的发明人认识到将内部总线时钟脉冲信号与外部总线时钟脉冲信号对准的需求，该外部总线时钟脉冲信号可为前述范例中的任一形式，大致上都具有较高电压电平及相对慢的上升/下降时间。本申请发明人因此而研发一多模时钟脉冲接收器，其为一单一装置可将现行通用的任一时钟脉冲形式与一内部核心时钟脉冲信号对准，更进一步的描述请参阅以下结合图2至图5的描述。
请参阅图2，是根据本发明一实施例绘示的一载有一处理器209的印刷电路板(PCB)201的方块图，该处理器209还包括一多模时钟脉冲接收器215，其可按本发明的实施例来实施。在一实施例中，印刷电路板(PCB)201是一计算机系统中(未标示于图中)的主机板，且处理器209为一微处理器芯片。然而，对于熟知该项技术的人员而言，本发明并不限定在主机板及/或是微处理器芯片，而是可用于任一形式的印刷电路板和处理器系统或装置中。如处理器209可为集成电路或芯片所提供的任何处理功能的型态或是以其它分离组件来实施。对于处理器209是安装在印刷电路板201上的集成电路或处理器芯片的实施例而言，该多模时钟脉冲接收器215被建置于该芯片上而使该处理器可与任何多重型态的总线时钟脉冲兼容。
一通用信号产生器203也显示于图中，其可提供一信号BCLK于一信号线205上至一处理器209上的第一信号输入接脚207。该信号产生器203也可根据其组态选择性的提供一第二信号于一第二信号线211上至一处理器209上的第二信号输入接脚213。该第二信号如果存在的话可为一相对应的单一端点时钟脉冲信号的参考信号REF或是差动时钟脉冲信号BCLK/BCLKB的一第二极。因此，该时钟脉冲产生器203可组态为先前所述的任一种时钟脉冲产生器103、113或123。
对于一类似于由时钟脉冲产生器103所提供的一单一的单一端点时钟脉冲信号，其信号BCLK为单一端点2.5伏特总线时钟脉冲信号，且无时钟脉冲信号REF/BCLKB。在该单一的单一端点时钟脉冲信号组态中，其第二信号线211不存在或是不与其它时钟脉冲连接。对于一类似于由时钟脉冲产生器113所提供的一具有一相对应参考信号的单一端点时钟脉冲信号而言，其信号BCLK为一2.5伏特单一端点总线时钟脉冲信号，且其时钟脉冲信号REF/BCLKB为一对应的1.25伏特中点参考信号。对于一类似于由时钟脉冲产生器123所提供的一差动时钟脉冲信号而言，其时钟脉冲信号BCLK和BCLKB共同组成一1.25伏特差动总线时钟脉冲信号。
该多模时钟脉冲接收器215耦接至为了接收BCLK与REF或BCLKB时钟脉冲信号(假如有提供的话)的时钟脉冲输入接脚207和213。该多模时钟脉冲接收器215根据其输入总线时钟脉冲信号来提供一相对应的内部核心时钟脉冲信号(INT CLK)。该多模时钟脉冲接收器215操作上用来对准该内部核心时钟脉冲信号(INT CLK)与任一先前所述的时钟脉冲信号BCLK。更具体而言，该多模时钟脉冲接收器215根据输入时钟脉冲信号的至少三种模式中的任一种来操作，该三种模式包含：一单一的单一端点时钟脉冲信号的第一模式、一具有一相对应参考信号的单一端点时钟脉冲信号的第二模式以及一差动时钟脉冲信号的第三模式。
请参阅图3，其多模时钟脉冲接收器300为图2的多模时钟脉冲接收器215实施例的等效简化示意图。该多模时钟脉冲接收器300包含第一及第二输入时钟脉冲节点CLKA和CLKB，当用作多模时钟脉冲接收器215时，该第一及第二输入时钟脉冲节点CLKA和CLKB分别耦接至时钟脉冲输入接脚207和213。第一输入时钟脉冲节点CLKA耦接至一第一输入交流耦合电容器C1的一端，该电容器的另一端耦接至一节点BASS。第二输入时钟脉冲节点CLKB耦接至一第二输入交流耦合电容器C2的一端，该电容器的另一端耦接至一节点PIKE。一第一电阻R1耦接在一电压源VDD与节点BASS之间，且一第二电阻R2耦接在节点BASS与接地端之间。电阻R1与R2构成一分压器301，该分压器301可根据电压源VDD的电平来设定节点BASS的偏压。一第三电阻R3耦接在电压源VDD与节点PIKE之间，且一第四电阻R4耦接在节点PIKE与接地端之间。电阻R3与R4构成一第二分压器303，该分压器303类似于分压器301的操作方式，可根据电压源VDD的电平来设定节点PIKE的偏压。
节点BASS耦接至一差动放大器305的一非反向输入端，且节点PIKE耦接至该差动放大器305的一反向输入端。差动放大器305则提供信号INT BCLK的输出。信号BCLK会提供至节点CLKA。当信号BCLK为一无相对应参考信号的单一端点信号时，节点CLKB不会接收到一信号，并且其为浮动状态。当信号BCLK为一具有一相对应参考信号REF的单一端点信号时，则节点CLKB会接收到信号REF。当信号BCLK为一差动信号BCLK/BCLKB之一时，节点CLKB会接收到信号BCLKB。在一个实施例中，输入交流耦合电容器C1和C2可以有效地互相匹配，此时分压器301和303也可以有效地互相匹配。
在一时钟脉冲信号特定为0-2.5伏特范围(包含1.25伏特的差动电压)的实施例中，分压器301和303将节点BAS S和节点PIKE均偏压至约0.6伏特直流。当一0-2.5伏特单一端点信号BCLK提供至节点CLKA时，输入交流耦合电容器C1会将信号BCLK的直流成分除去，导致在节点BASS的电压约为一峰对峰振幅1.4伏特的交流信号。该信号振幅在节点BASS减弱的原因是由于经过输入交流耦合电容器C1和分压器301所造成的损耗。该分压器301同时也增加约0.6伏特的交流信号以产生一范围约在1.3至-0.1伏特的直流偏压的交流信号。信号BCLK的0-2.5伏特的特定电压范围仅是一个实施例，熟知该项技术的人员可轻易思及将节点BASS及节点PIKE切换至一大致相当于直流偏压电平(例如0.6伏特)的振幅，其中该特定电压的振幅由该输入总线时钟脉冲信号的电压范围而定。同时，在一指定组态中的节点BASS及节点PIKE的特定偏压电平，也是根据由一特定处理器形式的VDD的电压电平而定。
在单一端点模式中，节点CLKB可为浮动状态，节点PIKE提供一0.6伏特的参考电压至差动放大器305的反向输入端。因此，当节点BASS的电压通过0.6伏特时，信号INT BCLK会进行切换，此处节点BASS的电压会在信号BCLK中点处通过0.6伏特。在单一端点信号且具有一相对应参考信号的模式中，一1.25伏特直流信号REF提供至节点CLKB，操作上几乎和前一模式相同，因为直流参考部分已被输入交流耦合电容器C2过滤掉。因此，信号INT BCLK会在信号BCLK中点(1.25伏特)进行切换。在差动信号模式中，节点CLKA/CLKB分别接收时钟脉冲信号BCLK/BCLKB，由于输入交流耦合电容器C1和C2可有效地匹配，同时分压器301和303也可有效地匹配，故节点BASS和PIKE会分别跟随信号BCLK和BCLKB的边缘，因此可确保信号INT BCLK会在信号BCLK和BCLKB交叉时进行切换。
请参阅图4，其多模时钟脉冲接收器400为图2的多模时钟脉冲接收器215实施例的详细示意图，如图所示该多模时钟脉冲接收器400使用P沟道和N沟道组件。该多模时钟脉冲接收器400也包含第一和第二输入时钟脉冲节点CLKA和CLKB，当用作多模时钟脉冲接收器215时，该第一和第二输入时钟脉冲节点CLKA和CLKB分别耦接至时钟脉冲输入接脚207和213。节点CLKA耦接至一N沟道组件N1的漏极和源极，同时该N沟道组件N1的栅极也耦接至节点BASS。节点CLKB耦接至一N沟道组件N2的漏极和源极，同时该N沟道组件N2的栅极也耦接至节点PIKE。这些N沟道组件N1及N2被组态为电容器(其各自的源极和漏极连接在一起)，且分别被使用为输入交流耦合电容器C1及C2。一第三N沟道组件N3的源极耦接至节点CLKA，同时该N沟道组件N3的栅极和漏极耦接至节点BASS。一第四N沟道组件N4的源极耦接至节点CLKB，同时该N沟道组件N4的栅极和漏极耦接至节点PIKE。这些N沟道组件N3及N4的操作将会进一步详述如下。
一对P沟道组件P1及P2被耦接至介于VDD和接地端之间的节点BASS而被当作一个类似于分压器301的分压器401。特别是该P沟道组件P1的栅极和漏极耦接至节点BASS，同时该P沟道组件P1的源极和基板(substrate)则耦接至VDD。另一P沟道组件P2的栅极和源极耦接至接地端，同时该P沟道组件P2的漏极和基板则耦接至节点BASS。因此，这些P沟道组件P1及P2被组态为类似的电阻器R1及R2。在类似的情况下，另一对P沟道组件P3及P4被耦接至介于VDD和接地端之间的节点PIKE而被当作一个类似于分压器303的分压器403。特别是该P沟道组件P3的栅极和漏极耦接至节点PIKE，同时该P沟道组件P3的源极和基板则耦接至VDD。另一P沟道组件P4的栅极和源极耦接至接地端，同时该P沟道组件P4的漏极和基板则耦接至节点PIKE。因此，P沟道组件P3及P4被组态为类似的电阻器R3及R4。
在一时钟脉冲信号特定为0-2.5伏特范围的实施例中，P沟道组件P1和P2提供一约0.6伏特的直流偏压至节点BASS。在一实施例中，P沟道组件P3和P4分别与P沟道组件P1和P2相匹配，因此，相同的0.6伏特直流偏压也被提供至节点PIKE。再一次强调，该特定偏压电平是根据VDD的电压电平。同时，形成一输入交流耦合电容器的N沟道组件N1及N2也互相匹配。在一个实施例中，N沟道组件N1及N2的尺寸够大使得其电容值能够克服P沟道组件P1/P2和P3/P4所分别产生的寄生电容。
P沟道组件P5及P6和N沟道组件N5、N6、N7及N8被组态为一相对应差动放大器305的差动放大器405。特别是该P沟道组件P5及P6的源极和基板耦接至VDD，同时该P沟道组件P5及P6的栅极和P6的漏极则耦接至一中心点CNT。P沟道组件P5的漏极耦接至N沟道组件N5的漏极，同时该N沟道组件N5的栅极耦接至节点BASS，且其源极耦接至N7的源极。N沟道组件N7的漏极耦接至节点CNT，且其栅极耦接至节点PIKE。N沟道组件N6的漏极耦接至N沟道组件N5的源极，且N沟道组件N8的漏极耦接至N沟道组件N7的源极。N沟道组件N6和N沟道组件N8的栅极则一起耦接至节点CNT，同时N沟道组件N6和N沟道组件N8的源极则一起耦接至接地端。一反向器407的输入耦接至P沟道组件P5的漏极，而该反向器407的输出为信号INT BCLK。
该多模时钟脉冲接收器400操作上十分类似于多模时钟脉冲接收器300。在一时钟脉冲信号特定为0-2.5伏特(包含1.25伏特的差动电压)范围的实施例中，分压器401和403分别提供一约0.6伏特直流偏压至节点BASS和节点PIKE。在一0-2.5伏特单一端点信号BCLK提供至节点CLKA时，N沟道组件N1除去信号BCLK的直流成分，导致在节点BASS的电压约为一峰对峰振幅1.4伏特的交流信号。该信号振幅在节点BASS减弱的原因是由于经过N沟道组件N1和由P沟道组件P1及P2所组成的分压器401所造成的损耗。该分压器401同时提供一约0.6伏特直流偏压至节点BASS以产生一范围约在1.3至-0.1伏特的已直流偏压的交流信号。同样的，信号BCLK的0-2.5伏特的特定电压范围仅是一个实施例，此处特定偏压的振幅是依据输入时钟脉冲信号的电压范围及电压源电平而改变。
N沟道组件N3及N4是相对较弱的组件，可在外部时钟脉冲信号BCLK关闭时防止差动放大器405的不稳定运作。将时钟脉冲信号关闭的方式经常使用在低功率及其它特殊功能的微处理器主机板上。在特定微处理器主机板的实施例中，信号BCLK在时钟脉冲信号关闭期间为0伏特，且信号BCLKB在差动模式时为1.25伏特。当这些输入为直流电平时，该多模时钟脉冲接收器400会将节点BASS和节点PIKE拉至0.6伏特。当信号BCLK为0伏特时，N沟道组件N3会将节点BASS的偏压点下拉至小于0.6伏特。这是因为当信号BCLK为0伏特时，节点BASS原本是小于0伏特而电压将会开始上升。N沟道组件N3开启而使节点BASS的电压电平小于节点PIKE。同样的，当信号BCLKB关闭至1.25伏特时，N沟道组件N4保持关闭。这样的情况是因为当信号BCLKB为高电平时，N4的总线信号端会变成漏极，且其电压电平会高于节点PIKE(其中N沟道组件N4的源极和栅极耦接在一起至节点PIKE)。
然而，该差动放大器405在外部时钟脉冲信号关闭时并不会震荡。当信号BCLK为0伏特时，节点BASS原本是小于0伏特而电压将会开始上升。N沟道组件N3开启而使节点BASS的电压电平小于节点PIKE。在一实施例中，N沟道组件N3及N4是相对较弱的组件，所以他们并不会影响到交流耦合或是分压器401和403的运作。在正常振荡的情况下，当节点CLKA和节点BASS的波形(同时节点CLKB和节点PIKE的波形)是对准时，N沟道组件N3和N4不会开启。
本发明实施例中的一多模时钟脉冲接收器的一优点为提供一单一电路，其可将一输出时钟脉冲信号与任一种不同型态的外部时钟脉冲信号对准。对集成电路或芯片的实施例而言，多模时钟脉冲接收器是被建置在其内部，且可提供一内部时钟脉冲信号与任一种不同形式的外部时钟脉冲信号对准。这对于对准微处理器芯片的内部核心时钟脉冲信号与主机板上的时钟脉冲产生器提供的多种不同总线时钟脉冲信号特别有帮助。另外一个优点为，在本发明中的实施例，使用内部建置多模时钟脉冲接收器的芯片并不需要重新修改搭载该芯片的印刷电路板。
请参阅图5，其为一内部核心时钟脉冲INT CLK与前述任一总线时钟脉冲形式对准的简化时钟脉冲示意图。不同的总线时钟脉冲形式包括一单一的单一端点时钟脉冲信号，如图中501所示、一具有一相对应参考信号的单一端点时钟脉冲信号，如图中503所示，以及一差动时钟脉冲信号，如图中505所示。任一种模式中，内部核心时钟脉冲INT CLK是由一多模时钟脉冲接收器300或400产生，如图中507所示，不论哪一种输入总线时钟脉冲信号，都会与该内部核心时钟脉冲INT CLK对准。该内部核心时钟脉冲INT CLK的电压电平会降低以适用于特定的处理器。同时该内部核心时钟脉冲INT CLK的上升和下降时间也会因为差动放大器对输入时钟脉冲信号缓慢变换的快速切换而更快。
虽然本发明及其目的、特征与优点已详细叙述，但其它实施例也可包含在本发明的范围内。例如，虽然本发明多模时钟脉冲接收器为集成电路整合的形式，本发明仍可适用于其它的形式，如使用分离组件。此外，虽然本发明已参照一金属氧化物半场效应晶体管(MOS)组件的实施例做说明，包含互补式金属氧化物半场效应晶体管(CMOS)及其类似组件，诸如NMOS及PMOS，本发明仍可适用于其它不同形式或是模拟形式的组件，如双载子晶体管及其类似组件。
总之，以上所述，仅为本发明的较佳实施例而已，不能用以限定本发明所实施的范围。凡依本发明权利要求所作的均等变化与修饰，均应仍属于本发明专利涵盖的范围内。
Claims (15)
1.一种多模时钟脉冲接收器，其特征在于，包括：
一第一及一第二输入交流耦合电容器；
一第一分压器，其耦接至直流电压源与接地端之间，同时该第一分压器具有一第一接面耦接至该第一输入交流耦合电容器；
一第二分压器，其耦接至直流电压源与接地端之间，同时该第二分压器具有一第二接面耦接至该第二输入交流耦合电容器；以及
一差动放大器，其具有一差动输入以及一差动输出，该差动输入包含一第一输入端耦接至该第一接面及一第二输入端耦接至该第二接面；
其中该差动放大器的差动输出提供一输出时钟脉冲信号，其与经由至少该第一或第二输入交流耦合电容器所提供的一输入时钟脉冲信号对准。
2.如权利要求1所述的多模时钟脉冲接收器，其特征在于，所述第一及第二输入交流耦合电容器分别包含一第一及一第二N沟道组件，每一个N沟道组件均有一源极和一漏极，该源极和漏极在各自的输入端耦接在一起，且每一个N沟道组件均有一栅极，耦接至一相对应的该第一接面与该第二接面之一。
3.如权利要求2所述的多模时钟脉冲接收器，其特征在于，还包括：
一第三N沟道组件，其有一源极耦接至该第一N沟道组件的源极，且有一漏极与一栅极耦接至该第一接面；以及
一第四N沟道组件，其有一源极耦接至该第二N沟道组件的源极，且有一漏极与一栅极耦接至该第二接面。
4.如权利要求2所述的多模时钟脉冲接收器，其特征在于，所述第一及第二分压器各自包括：
一第一P沟道组件，其有一源极和一基板耦接至一电压源，且有一栅极与一漏极耦接至一相对应的该第一接面和第二接面之一；以及
一第二P沟道组件，其有一源极和一栅极耦接至接地端，且有一漏极与一基板耦接至一相对应的该第一接面和第二接面之一。
5.如权利要求4所述的多模时钟脉冲接收器，其特征在于，该第一及第二N沟道组件的尺寸够大使得其电容值能够克服该第一及第二P沟道组件所产生的寄生电容，且其中该第一分压器的该第一P沟道组件与该第二分压器的该第一P沟道组件相匹配，且其中该第一分压器的该第二P沟道组件与该第二分压器的该第二P沟道组件相匹配。
6.如权利要求4所述的多模时钟脉冲接收器，其特征在于，所述差动放大器包括：
一第五P沟道组件，其有一源极和一基板耦接至一电压源，有一栅极耦接至一中心节点与一漏极；
一第六P沟道组件，其有一源极和一基板耦接至该电压源，有一栅极与一漏极一起耦接至该中心节点；
一第五N沟道组件，其有一源极，一栅极耦接至该第一接面，且有一漏极耦接至该第五P沟道组件的该漏极；
一第六N沟道组件，其有一漏极耦接至该第五N沟道组件的该源极，且有一栅极耦接至该中心节点，以及有一源极耦接至接地端；
一第七N沟道组件，其有一源极耦接至该第五N沟道组件的该源极，且有一栅极耦接至该第二接面，以及有一漏极耦接至该第六P沟道组件的该漏极；
一第八N沟道组件，其有一漏极耦接至该第七N沟道组件的该源极，且有一栅极耦接至该中心节点，以及有一源极耦接至接地端；以及
一反向器，其有一输入端耦接至该第五P沟道组件的该漏极，有一输出端提供一输出时钟脉冲信号。
7.一种集成电路，其特征在于，包括：
一第一及一第二输入接脚；
一第一电容器，有一第一端和一第二端，该第一端耦接至该第一输入接脚；
一第二电容器，有一第一端和一第二端，该第一端耦接至该第二输入接脚；
一第一分压器，其耦接至直流电压源与接地端之间，同时与该第一电容器具有一第一接面耦接至该第一电容器的该第二端；
一第二分压器，其耦接至直流电压源与接地端之间，同时与该第二电容器具有一第二接面耦接至该第二电容器的该第二端；以及
一差动放大器，具有一差动输入，该差动输入包含一第一输入端耦接至该第一接面与一第二输入端耦接至该第二接面，且具有一差动输出，提供一输出时钟脉冲信号，其与至少该第一或第二输入接脚所提供的一输入时钟脉冲信号对准。
8.如权利要求7所述的集成电路，其特征在于，该第一输入接脚选择性地耦接至一单一端点时钟脉冲信号或一差动时钟脉冲信号的第一极两者之一，且该第二输入接脚选择性地不接出或是耦接至一参考信号或该差动时钟脉冲信号的第二极两者之一。
9.如权利要求7所述的集成电路，其特征在于，还包括在任一多模模式中操作，该多模模式包含一第一模式，该第一模式为该第一输入接脚接收到一单一端点时钟脉冲信号且该第二输入接脚为浮动状态；一第二模式，该第二模式为该第一输入接脚接收到一单一端点时钟脉冲信号且该第二输入接脚接收到一相对应的参考信号；以及一第三模式，该第三模式为该第一及第二输入接脚分别接收到一差动时钟脉冲信号的第一极及第二极。
10.如权利要求7所述的集成电路，其特征在于，所述第一及第二输入交流耦合电容器分别包含一第一及一第二N沟道组件，每一个N沟道组件均有一源极和一漏极，该源极和漏极一起耦接于该第一端，且有一栅极，形成该第二端。
11.如权利要求10所述的集成电路，其特征在于，还包括：
一第三N沟道组件，其有一源极耦接至该第一N沟道组件的源极，且有一漏极与一栅极耦接至该第一接面；以及
一第四N沟道组件，其有一源极耦接至该第二N沟道组件的源极，且有一漏极与一栅极耦接至该第二接面；
并且该第一及第二分压器各自包括：
一第一P沟道组件，其有二源极和一基板耦接至一电压源，且有一栅极与一漏极耦接至一相对应的该第一接面和第二接面之一；以及
一第二P沟道组件，其有一源极和一栅极耦接至接地端，且一漏极与一基板耦接至一相对应的该第一接面和第二接面之一。
12.如权利要求11所述的集成电路，其特征在于，该第一及第二N沟道组件的尺寸够大使得其电容值能够克服该第一及第二分压器中的该第一及第二P沟道组件所产生的寄生电容，且该第三及第四N道组件均为相对较弱的组件。
13.如权利要求11所述的集成电路，其特征在于，所述的差动放大器包括：
一第五P沟道组件，其有一源极和一基板耦接至一电压源，且有一栅极耦接至一中心节点与一漏极；
一第六P沟道组件，其有一源极和一基板耦接至该电压源，且一栅极与一漏极一起耦接至该中心节点；
一第五N沟道组件，其有一源极，一栅极耦接至该第一接面，且有一漏极耦接至该第五P沟道组件的该漏极；
一第六N沟道组件，其有一漏极耦接至该第五N沟道组件的该源极，且有一栅极耦接至该中心节点，以及有一源极耦接至接地端；
一第七N沟道组件，其有一源极耦接至该第五N沟道组件的该源极，且有一栅极耦接至该第二接面，以及有一漏极耦接至该第六P沟道组件的该漏极；以及
一第八N沟道组件，其有一漏极耦接至该第七N沟道组件的该源极，且有一栅极耦接至该中心节点，以及有一源极耦接至接地端；
并且该集成电路还包括一反向器，具有一输入端耦接至该第五P沟道组件的该漏极，以及具有一输出端，提供一输出时钟脉冲信号。
14.一种印刷电路板，其特征在于，包括：
一时钟脉冲产生器，提供一总线时钟脉冲信号到至少一条信号线；以及
一芯片，包括：
一第一及一第二时钟脉冲输入接脚，耦接至该至少一条信号线；以及
一时钟脉冲接收器，包括：
一第一及一第二输入交流耦合电容器，分别耦接至该第一及第二时钟脉冲输入接脚；
一第一及一第二分压器，分别耦接至该第一及第二输入交流耦合电容器；以及
一差动放大器，其有一第一及一第二输入端，分别耦接至该第一与第二分压器，且有一差动输出，提供一内部时钟脉冲信号，其与该时钟脉冲产生器的该总线时钟脉冲信号对准。
15.如权利要求14所述的印刷电路板，其特征在于，该时钟脉冲产生器提供一单一端点时钟脉冲信号至一第一条信号线，以提供至该芯片上的该第一时钟脉冲输入接脚，且该芯片上的该第二时钟脉冲输入接脚为浮动状态，该时钟脉冲产生器在一第二条信号线提供一参考信号至该芯片上的该第二时钟脉冲输入接脚，该时钟脉冲产生器提供一差动时钟脉冲信号至该第一及第二信号线，以分别提供至该芯片上的该第一及第二时钟脉冲输入接脚。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20100428 |
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| CX01 | Expiry of patent term |