CN1519845A - 纠错方法、纠错电路及信息记录再生装置 - Google Patents
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Abstract
本发明涉及使用了循环码的纠错技术，特别是订正再生数据中发生了2事件错误的纠错方法及电路，还有搭载了纠错电路的信息记录再生装置。在容许消失标志不正确的同时，与现有技术相比能以更少的电路实现对2事件错误进行CRCC订正处理。将2事件错误作为发生频率高的订正对象，通过循环置换依次算出被限定的错误事件在再生数据的任意比特位置发生时的CRC数据，将其对再生数据的CRC数据通过或运算对第1处的1事件错误进行假想的临时订正，然后，通过算出临时订正后的CRC数据检测第2处的1事件错误，再对临时订正后的第1处的1事件错误和第2处的1事件错误进行订正。
Description
技术领域
本发明涉及使用了循环码的纠错技术，特别是订正再生数据中发生了2事件错误的纠错方法及电路，还有搭载了纠错电路的信息记录再生装置。
背景技术
为检测再生数据发生的错误，广泛采用了循环码。图2所示是循环码的编码的次序。把记录数据列21输入除法电路22，再除以生成多项式(未图示)。其结果所得的余数作为数据列23从除法电路22输出。把数据列23称之为循环冗余校验(CRC-Cyclic Redundancy Check)数据。CRC数据23被附加在记录数据21的后面，成为被编码的记录数据列24。由于被编码的记录数据列24显然能够被生成多项式除尽，将被编码的记录数据列24记录·再生后，通过校验用除法电路22进行除法运算时的CRC数据，就能够检测再生数据是否发生了错误。
作为使用循环码进行纠错的现有技术有专利文献1(日本特开2000-57709号公报的第3-4页、图1、图5)记载的技术。以下用图7对将该技术应用于磁盘装置的信号处理的例子加以说明。磁盘装置1(HDD)是由磁盘2、装有磁盘2并转动的主轴电机6、磁头3、支承磁头3使其定位在磁盘2的任意半径的位置上的托架4、由安装在托架4上的R/W-IC5等组成的磁头·磁盘组件7(HAD)、读·写通道8、1事件CRCC订正电路15、硬盘控制器9(HDC)、伺服控制电路10、微处理器11(MPU)、ROM12、RAM13等组成的插件板14(PCB)所构成的。
读·写通道8是由进行数据记录的写通道和进行数据再生的读通道构成的。读通道的信号处理技术为部分响应极大似然(PRML-PartialResponse Maximum Likelihood)方式。对于通过PRML的再生数据，已知会单次发生短缺数比特左右的错误。在专利文献1记载的现有技术中，为了能够订正这样单次发生的错误(1事件错误)，在读·写通道8和HDC9之间附加了构成循环码的1事件CRCC订正电路15。可以纠错的循环码称之为循环冗余校验码(CRCC-Cyclic Redundancy Check Code)，使用CRCC纠错的方式称之为CRCC订正。1事件CRCC订正电路15进行CRCC的编码和1事件的纠错。
另一方面，作为使用以PRML再生数据的解调过程得到的可靠性信息而通过CRCC以提高纠错能力的技术有专利文献2(日本特开2000-134114号公报的第6-9页、图1、图4、图5)记载的技术。它是通过在再生数据的可靠性低于某一阈值时、判断为发生了消失错误而在该位置建立消失标志，根据消失标志对再生数据已进行初步判定(软判定)地临时订正的系列进行CRCC订正，从而订正2事件以上的错误。
根据可靠性信息的消失标志对于判定阈值的设定很敏感，阈值过高时消失标志就不能建立，而过低时消失标志建立过多。因此，要以比特单位稳定地得到正确的消失标志实际上是困难的。另外，在实施CRCC订正之际，由于每个被临时订正的数据系列都需要一个订正处理电路，所以电路规模就不可避免地增大。
发明内容
本发明的目的是，提供一种纠错方法和电路，它在容许消失标志不正确的同时，与现有技术相比能以少的电路规模实现对2事件错误的CRCC订正。
本发明的另一目的是提供一种搭载上述纠错电路的可靠性高的信息记录再生装置。
为实现上述目的，在本发明中通过使用以下的装置，实现可订正2事件错误的CRCC订正。
第1，以2事件错误为发生频率高的订正对象，利用循环置换依次算出上述被限定的错误事件发生于上述再生数据的任意比特位置时的CRC数据，然后将其对再生数据的CRC数据通过或运算(排他的加算)对第1处的1事件错误进行假想临时订正，进而通过算出临时订正之后的CRC数据检测出第2处的1事件错误，再对临时订正后的第1处的1事件错误和第2处的1事件错误进行订正。
第2，根据可靠性信息确定发生错误可能性高的比特范围，针对该范围根据假想的临时订正后的CRC数据对2事件错误并行地进行CRCC订正。
附图说明
图1是本发明的实施例的磁盘装置的构成图。
图2是说明利用循环码编码的方法图。
图3是表示线性反馈移位寄存器(LFSR)结构的构成图。
图4是表示本发明的实施例的订正1事件错误及2事件错误的纠错电路的结构图。
图5是说明本发明的第1实施例的效果图。
图6是说明本发明的第2实施例的效果图。
图7是表示利用现有技术的磁盘装置结构的构成图。
具体实施方式
用图1对将本发明应用于磁盘装置的信号处理的第1实施例进行说明。磁盘装置1(HDD)由磁盘2、装有磁盘2并转动的主轴电机6、磁头3、支承磁头3并定位在磁盘2的任意的半径位置上的托架4、由安装在托架4上的R/W-IC5等组成的磁头或者磁盘组件7(HDA)、读·写通道8、1事件CRCC订正电路15、2事件CRCC订正电路15、硬盘控制器9(HDC)、伺服控制电路10、微处理器11(MPU)、ROM12、RAM13等组成的插件板14(PCB)所构成。
读·写通道8由进行数据记录的写通道8a和进行数据再生的读通道8b构成。作为读通道8b的信号处理技术采用的是PRML(2，1，-1，-1，-1)。磁记录方式为面内记录方式，线记录密度以标准化线密度计为2.75。
HDC9向针对1事件错误的CRCC订正电路15供给记录数据，记录数据在那里实行CRCC的编码后，通过写通道8a、R/W-IC5、磁头3被记录在磁盘2上。
再生信号通过磁头3、R/W-IC5、由读通道8进行b数据解调后成为再生数据。再生数据供给1事件CRCC订正电路15，进行1事件错误的订正。至于不能作为1事件订正的错误，被供给2事件CRCC订正电路16，进行2事件错误的订正。1事件错误与2事件错误分别被订正过的再生数据被送到HDC9。
HDC9把订正后的再生数据传送到计算机等的上位装置。MPU11掌管整个HDD1的控制。伺服控制电路10在MPU11的控制下进行主轴电机6的转动控制和磁头3的定位控制。ROM12储存MPU11和HDC9的程序，RAM13是记录·再生数据的缓冲区。
为了CRCC编码，用图3所示的线性反馈移位寄存器LFSR(LinearFeedback shift Register)31实行除以生成多项式的运算。生成多项式是从15次的原始多项式中，系数表示用1111000111100001。LFSR31与该生成多项式的系数为‘1’所对应的位置的寄存器通过或运算电路(排他的加算回路)连接。控制预置端口35(PS)，作为预置数据34预置了‘000000000000000’(以后，表示为0)之后，由MSB侧的IN端口输入数据32时，在把所有数据输入完的时刻，除法的结果就出现在各寄存器。一旦把它们由输出(OUT)端口输出，就得到15位(比特)的CRC数据33。把CRC数据附加在输入数据上就得到编码数据。在本实施例中被CRCC编码的记录数据的长度为100位。
其次，就利用CRCC订正电路15及16纠错的具体处理用图4来加以说明。在图4中为了便于说明，把1事件CRCC订正电路15及2事件CRCC订正电路16合在一起记载。另外，作为本实施例中订正的1事件错误为3比特连续错误和5比特连续错误两种。其根据是，根据对白噪音为主要的磁记录通道中通过模拟调查错误事件产生的分布的结果，全体中约95％为3比特连续错误，5比特连续错误占1％。根据同样的理由，在2事件错误的订正中，限定于对发生频率高的3比特连续错误在再生数据中发生2处的错误进行订正。还有，在本实施例中，因再生数据的长度短至100比特，错误事件跨越其边界的频率比较高。考虑到这种现象，就3比特连续错误及5比特连续错误被边界分开的错误事件来说也通过模式匹配来进行订正。
通过SW1把作为预置数据(PS-D)的0从LFSR42的预置输入端口PS预置到各寄存器中之后，由设置在读通道8b内的PRML解调器41输出的再生数据列就通过SW2供给LFSR42的IN端口。在100位的再生数据输入完的时刻，CRC数据43被输出。CRC数据43为0的场合没有发生错误。在CRC数据43为非0的场合，由于知道再生数据发生了错误，因而就尝试以下说明的对1事件错误以及2事件错误的检测。
为了检测1事件错误，必须通过对CRC数据43进行反复循环置换，使再生数据中产生的CRC数据43移动到LSB位置。在本实施例中使用的CRCC的周期为215-1＝32767比特。因此，为了检测100比特中被编码的再生数据里发生的错误事件，就必须预先进行32767-(100-15)＝32682次的循环置换。关于实时进行该处理的方法在专利文献1中已有记载。首先，将1次循环置换的操作表示为15行15列的矩阵。其次，预先计算该矩阵相乘32682次的矩阵(以下，为β矩阵)45。由于β矩阵45的各要素为0或1，很容易把它们储存进寄存器。β矩阵45与CRC数据43用乘法器44相乘的话，可得到进行了32682次循环置换之后的CRC数据。该CRC数据通过SW1预置到LFSR42中，同时通过关闭SW3而供给检测电路46。
在错误检测电路46中，检查CRC数据与成为订正对象的错误事件是否一致。此时，在例如与3比特连续错误一致时，错误检测电路46就记住循环置换0次检测出的3比特连续错误。另外，在不一致时，切换SW2将数据‘0’输入LFSR42的IN端口进行循环置换，把得到的CRC数据供给错误检测电路46并重复进行模式匹配。这样，把直到CRC数据43与作为订正对象的错误事件一致所需要的循环置换的次数及错误事件储存起来。还有，即使进行100次巡回置换也不一致的场合，就没有发生可以订正的1事件错误。
其次，在2事件错误的检测中，把第1处的1事件错误的临时订正与第2处的1事件错误检测这2个处理并列进行。在临时订正处理中，将3比特连续错误发生于再生数据的任意位置时的CRC数据全部进行计算。现在，假定3比特连续错误存在于再生数据的LSB，其余全部是为0的数据系列。预先计算其除以生成多项式并乘以β矩阵45后的CRC数据(表示为‘p14p13……p1p0’)。一旦将结果预置在LFSR49中，被预置的CRC数据‘p14p13……p1p0’就被供给多级寄存器50。随后，从LFSR49的IN端口输入数据‘0’、进行1次循环置换。在从LFSR49的OUT端口供给寄存器50新的CRC数据的同时，寄存器50的CRC数据移动到寄存器51。重复进行这种动作的结果，最初的CRC数据‘p14p13……p1p0’移至寄存器52，最终从寄存器50至寄存器52存储97个CRC数据。
为了容易确认，这些CRC数据就成为3比特错误由再生数据的MSB至LSB发生时的CRC数据。假如将其与从再生数据求出的CRC数据进行或运算的话，就得到把再生数据在假想的可靠判断(硬判定)的临时订正之后的CRC数据。还有，这些CRC数据既可以在每次计算再生数据的CRC数据之际进行计算，若寄存器有空的话也可以作为固定值预储存。
从再生数据计算出的CRC数据(乘以β矩阵之后)关闭SW4并存入寄存器53。利用或运算电路54、55…、56，多级寄存器50、51、…52的CRC数据与寄存器53的CRC数据进行或运算并分别被预置在LFSR57、58、…59中。
同时，从LFSR57、58、…59的OUT端口把各自的CRC数据送至错误检测电路46。以与1事件错误的检测相同的次序把数据‘0’输入LFSR57、58、…59的IN端口并反复进行循环置换。
对于LFSR57、58、…59任何一个CRC数据最初检测出3比特连续错误时，纠错电路46把检测所需要的循环置换的次数与临时订正过的错误的位置储存起来。在本实施例中，由于错误事件限定于3比特连续错误所以不必储存。临时订正过的错误的位置，可以根据从哪一个LFSR的CRC数据可以检测出来确定。例如，假如其为来自LFSR58的CRC数据的话，通过追溯多级寄存器50、51、…至52，就清楚从最高有效位(MSB-Most Significant Bit)至最低有效位(LSB-Least Significant Bit)一侧移位了1比特的位置。
其次，就订正被检测出的1事件及2事件错误的顺序加以说明。与循环置换的处理并行，将再生数据依次输入纠错电路48。纠错电路48连接相当于再生数据长度的个数的移位寄存器和或运算电路而构成，在每个或运算电路连接有来自错误检测电路46的纠错信号47。除纠错时以外，纠错信号47为数据‘0’，纠错电路48只作为移位寄存器进行动作。在检测出可以订正的错误时，等待100比特的再生数据全部被储存到纠错电路48以后，根据已储存的循环置换的次数与其错误事件，将数据‘1’输出到纠错信号47。结果，通过纠错电路48的或运算电路，被检测出的1事件错误及2事件错误的比特被反转而结束订正。
而且，在上述订正处理中，往往利用错误检测同时检测出1事件错误与2事件错误。这时，只根据CRC数据检测错误，就不能确定错误究竟是1事件错误还是2事件错误。在这种情况下，错误检测电路46就放弃这些检测结果，以防止伴随误检侧的误订正。
图5表示利用以上说明的第1实施例通过模拟实施的纠错的性能评价的结果。横轴是相对的信噪比SNR(dB)，纵轴是位误码率Log(BER)。纠错前的位误码率为10-1，SNR为0dB。(A)是纠错前的位误码率的SNR特性，(B)是1事件纠错后的位误码率的SNR特性。与此相对，(C)是1事件及2事件错误订正后的位误码率的SNR特性。可以看出，与仅订正过1事件错误的(B)的场合相比，位误码率降低0.5个左右。
在本实施例中，就使用线性反馈移位寄存器进行CRC数据的运算与循环置换处理的情况进行了说明。在对应于高速传送时，例如接收数据以8比特并行数据收发时，对其可进行并行的处理。若将线性反馈移位寄存器展开为逻辑运算电路，就能并行处理。
本实施例中使用的β矩阵是以1次循环置换的操作为基础构成的。使用表示了直到8次的循环置换操作的8种β矩阵，能够用逻辑运算电路并行实施对于8比特的并列数据的循环置换操作。
另外，作为接收数据，假如预先计算与MSB比特数据对应的CRC数据的话，就能够利用循环置换的反操作逐次运算与至LSB的比特数据对应的CRC数据。这样使用表示8次逆循环置换操作的β矩阵，将从MSB与8位的数据相对应的CRC作为初始值，就能并行逐次运算至LSB的与全部比特数据对应的CRC。
通过把这些CRC数据在接收数据只为「1」时进行或运算，就得到与线性反馈移位寄存器相同的CRC数据。另外，表示1次逆循环置换操作的β矩阵，与表现1次循环置换操作的β矩阵相互具有逆矩阵的关系。
其次，用图1及图4对本发明应用于磁盘装置的信号处理的第2实施例加以说明。在第2实施例中，被编码的记录数据的长度定为561比特。编码效率与第1实施例相比提高5倍以上。
如图1所示，通过1事件CRCC订正处理电路15对1事件的错误进行订正。由于这些与第1实施例相同而省略其说明。对于不能作为1事件错误进行订正的错误，由2事件CRCC订正电路16进行订正。此时，参照可靠性信息17，限定进行临时订正处理的范围。
有关使用可靠性信息来限定临时订正处理范围的方法用图4加以说明。关于获得可靠性信息的具体方法，由于专利文献2中有详细描述，这里就省略其说明。得到作为临时订正的事件错误的3比特连续错误发生的可能性高的比特位置，其作为图1的可靠性信息17被供给2事件错误的CRCC订正电路16。
假定由可靠性信息17指定的比特位置m及其前后8位一起17个比特位置的任何一个位置发生了3比特连续错误，并按下面那样计算各CRC数据。图4的多级寄存器50、51、…、52的个数准备了17个，从预置值‘p14p13……p1p0’出发计算CRC数据。到比特位置(m-8)计算结束的阶段，一旦停止LFSR49的输出，所需的CRC数据就被储存到上述17个寄存器中。
另外，在数个比特位置作为候补时，除了被错误检测电路46检测出的1处以外，都可以指定为临时订正范围。例如指定达到3处时准备51个寄存器。通过控制在被指定的范围的比特位置将LFSR49的输出定为ON，而其以外为OFF，就能够仅把所需的CRC数据储存到上述51个寄存器。
关于从1事件错误及2事件错误的检测到订正的处理，由于与第1实施例相同而省略其说明。
图6表示以上说明的第2实施例的利用模拟来实施纠错的性能评价的结果。横轴是相对的SNR(dB)，纵轴是位误码率。纠错前的位误码率为10-1，SNR为0dB。(A)是纠错前的位误码率的SNR特性，(B)是1事件错误订正后的位误码率的SNR特性。与此相应，(C)是订正1事件及2事件错误后的位误码率的SNR特性。与仅订正1事件错误的(B)的场合相比，很明显位误码率降低0.5个左右。还有，在模拟中，将临时订正范围定为+-8比特，假定最坏的情况是通过可靠性信息17获得的临时订正位置通常仅偏置+4比特。即使在这样的状况下，采用本发明的2事件纠错，与只订正1事件错误相比具有降低位误码率的效果。
在上述的第1、第2实施例中，以白噪音为支配的磁记录通路为例进行了说明。但是，本发明并不仅限定于白噪音，也可以应用于其他的噪音。作为其中一例，源于磁化迁移点的位置随机变化的位置不稳定性噪音为支配的场合，由于95％为1比特连续错误，3％为2比特连续错误，因而可将1比特连续及2比特连续的1事件错误，和1比特连续的2事件错误分别作为订正对象。
再有，在实际的磁记录通道中，白噪音和位置不稳定性噪音以各种不同比例混合而成。对于这样的噪音方式应用本发明时，最好设计从1比特、2比特、3比特、5比特连续错误的各种错误事件之中选择最佳错误事件的学习功能。为了实现该学习功能，准备只实行1事件纠错的处理模式，求出用该处理模式实际被订正的错误事件的发生频率，从其上位选择1事件错误及2事件错误的订正对象即可。
另外，有关3事件以上的错误，将通过LFSR49生成的有关1事件错误的CRC数据全部组合、可得到临时订正后的CRC数据。从该CRC数据利用错误检测电路46进行检测，用纠错电路48进行订正可以用与第1、第2实施例相同的方法实施。
采用以上说明的发明，相对于与现有的1事件错误相应的CRCC订正方式，通过附加经可靠判断的临时订正处理，则可经可靠判断地进行2事件错误的订正。
Claims (9)
1.一种纠错方法，它是使用循环码对接收数据在1处以上发生的错误事件进行订正的纠错方法，其特征在于：求出将该接收的数据除以生成多项式后的剩余数据、和该接收数据中包含假想发生了的错误事件的数据除以生成多项式后剩余的数据，通过或运算而临时订正了上述假想发生了的错误事件后的剩余数据，根据该临时订正后的剩余数据能够检测出上述接收数据中发生了的第2处的错误事件时，对该临时订正的错误事件和第2处的错误事件进行订正。
2.一种纠错方法，其特征在于：从将接收数据除以生成多项式的剩余数据中检测出发生了1事件错误时，通过对上述剩余数据进行循环置换检查是否为订正对象的错误事件，为订正对象时，就根据上述循环置换的次数及其错误事件来订正上述接收数据的1事件错误，在作为1事件错误不能订正时，求出将上述接收的数据除以生成多项式后的剩余的数据、和该接收数据中包含假想发生了的错误事件的数据除以生成多项式后剩余的数据，通过或运算而临时订正了上述假想发生了的错误事件后的剩余数据，根据该临时订正后的剩余数据能够检测出上述接收数据中发生了的第2处的错误事件时，对该临时订正的错误事件和第2处的错误事件进行订正。
3.如权利要求1或2所述的纠错方法，其特征在于：使用通过上述接收数据的解调过程获得的可靠性信息指定上述临时订正的范围。
4.一种纠错电路，其特征在于，具备：对解调后的再生数据的1事件错误进行订正的1事件错误的纠错电路；输入该1事件错误的纠错电路的输出对由该1事件错误的纠错电路不能订正的2事件错误进行订正的2事件错误的纠错电路。
5.一种纠错电路，其特征在于，具备：将接收数据除以生成多项式后对其剩余的数据进行循环置换的第1线性反馈移位寄存器；输入将上述接收数据中包含假想发生了的错误事件的数据除以生成多项式后剩余的数据进行了循环置换的数据并进行循环置换的第2线性反馈移位寄存器；输入该第2线性反馈移位寄存器的输出数据并依次移动的多级寄存器；对从上述第1线性反馈移位寄存器输出的剩余数据和上述多级寄存器的输出分别进行或运算并对上述接收数据进行假想的临时订正的多个或运算电路；分别输入该多个或运算电路的输出并进行循环置换的多个第3线性反馈移位寄存器；错误检测电路，用于输入上述第1线性反馈移位寄存器进行循环置换后的数据、检查是否可作为1事件错误进行定正，可以订正的话、就根据检测需要的循环置换的次数及其错误事件输出第1纠错信号，输入上述数个第3线性反馈移位寄存器进行循环置换后的剩余数据并检测是否为订正对象的错误事件，检测出了订正对象的错误事件时，根据检测出所需要的循环置换的次数及临时订正了的错误事件输出第2纠错信号；输入上述接收数据并在由上述错误检测电路接收到上述第1及第2纠错信号时订正该接收数据的纠错电路。
6.如权利要求5所述的纠错电路，其特征在于：使用在上述接收数据的解调过程中获得的可靠性信息指定由上述第2线性反馈移位寄存器及上述多级寄存器进行临时订正的范围。
7.一种信息记录再生装置，其特征在于，具备：记录媒体；在该记录媒体上记录·再生数据的磁头；对供给该磁头的记录数据进行调制、对从该磁头输出的再生信号进行解调的读·写通道；将记录到上述记录媒体的数据附加了循环码的记录数据输出到上述读·写通道，并对在该读·写通道解调的再生数据的1事件错误进行订正的1事件错误的纠错电路；输入该1事件错误纠错电路的输出并对用该1事件错误纠错电路不能订正的2事件错误进行订正的2事件错误的纠错电路；输入该2事件错误纠错电路的输出并作为再生数据传送至上位装置的控制电路；以及控制上述各部位的处理器。
8.一种信息记录再生装置，其特征在于，具备：记录媒体；在该记录媒体上记录·再生数据的磁头；对供给该磁头的记录数据进行调制、对从该磁头输出的再生信号进行解调的读·写通道；将记录到上述记录媒体的数据附加了循环码的记录数据输出到上述读·写通道，接收在该读·写通道解调后的再生数据并除以生成多项式，将其剩余的数据进行循环置换的第1线性反馈移位寄存器；输入将上述再生数据中包含假想发生了的错误事件的数据除以生成多项式后剩余的数据进行了循环置换的数据而进行循环置换的第2线性反馈移位寄存器；输入该第2线性反馈移位寄存器的输出数据并依次移动的多级寄存器；把从上述第1线性反馈移位寄存器输出的剩余数据和上述多级寄存器的输出分别进行或运算并对上述接收数据进行假想的临时订正的多个或运算电路；分别输入该多个或运算电路的输出并进行循环置换的多个第3线性反馈移位寄存器；错误检测电路，其用于输入上述第1线性反馈移位寄存器进行循环置换后的剩余数据、检查是否可作为1事件错误进行订正，若可以订正的话、就根据检测出所需要的循环置换的次数及其错误事件输出第1纠错信号，输入上述数个第3线性反馈移位寄存器进行循环置换后的剩余数据并检测是否为订正对象的错误事件，若检测出了订正对象的错误事件时，根据检测出所需要的循环置换的次数及临时订正了的错误事件输出第2纠错信号；输入上述再生数据并在由上述错误检测电路接收到上述第1及第2纠错信号时订正该接收数据的纠错电路；输入该纠错归路的输出、作为再生数据传送到上位装置的控制电路；以及控制上述各部位的处理器。
9.如权利要求8所述的信息记录再生装置，其特征在于：使用在上述再生数据的解调过程中获得的可靠性信息指定由上述第2线性反馈移位寄存器与上述多级寄存器进行临时订正的范围。
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