CN1487570A

CN1487570A - 形成功率器件的方法及其结构

Info

Publication number: CN1487570A
Application number: CNA031549985A
Authority: CN
Inventors: M.; 本杰明·M.·赖斯
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2002-08-27
Filing date: 2003-08-26
Publication date: 2004-04-07
Anticipated expiration: 2023-08-26
Also published as: US6809559B2; US20040041151A1; CN100339960C

Abstract

一种形成功率器件(10)的方法，包括在半导体管芯(36)形成功率晶体管(27)和下拉晶体管(28)。启用下拉晶体管(28)来快速并可预测地停用功率晶体管(27)。下拉晶体管(28)在功率管(27)启用中的第一时间周期保持启用，从而便于快速并可预测地启用功率管(27)。

Description

形成功率器件的方法及其结构

技术领域

本发明一般涉及电子学，更具体涉及形成半导体器件的方法和结构。

背景技术

过去，半导体工业采用多种技术来控制金属氧化物半导体(MOS)功率管。典型的MOS功率管很大并消散大量功率，因此MOS功率管一般形成于单半导体管芯上。典型地，这种功率管由该功率管外部的半导体器件驱动。驱动晶体管典型地是较小的MOS晶体管，连接在图腾柱(totem pole)结构上提供功率管栅极的激活上拉和下拉(active pull-up and pull-down)。

这种方法和器件的一个问题就是不准确的定时预测。MOS功率管典型地有大的栅极电容和由于连接栅极到外插脚的键合线引起的大的电感。因为这个电容和电感，很难迅速打开和关闭功率管。打开和关闭功率管的困难降低了功率管能够工作的工作频率，并使得难以确定功率管将开启和关闭的准确时间。典型地，大栅极驱动器和更高的栅极电压用来开启功率管。这个大栅极驱动器和更高的栅极电压将增加系统费用。

另一问题是热消散和功率损失。晶体管的开启和关闭困难导致缓慢的升降时间，这将增加晶体管的功率消散。

另外，很难保持功率管处于关闭状态。因为寄生的漏栅电容，当晶体管在关闭状态电流从漏极流到栅极。这个电流将对栅漏电容充电使得功率管开启。

发明内容

因此，需要具有短的并可预测的开启和关闭时间的功率管，不允许寄生电流影响栅极电压，也不需更高电压或大驱动晶体管，并且具有很低的系统成本。

根据本发明的一方面，提供一种形成功率器件的方法，包括：在第一半导体管芯(36)形成功率晶体管(27)和下拉晶体管(28)；在晶体管(27)的栅极和源极之间连接下拉晶体管(28)；连接下拉晶体管(27)的栅极到功率器件的第一输入(34)；连接下拉晶体管的栅极到功率器件的第二输入(33)。

根据本发明的另一方面，提供一种功率MOSFET包括：第一半导体管芯(36)；功率晶体管(27)，具有连接到功率MOSFET的第一输入(34)的栅极并具有源极，其中在第一半导体管芯上形成功率晶体管；及下拉晶体管(28)，连接在功率晶体管的栅极和源极之间并具有连接到功率MOSFET的第二输入(33)的栅极，其中下拉晶体管在第一半导体管芯上形成。

附图说明

图1是说明根据本发明MOS功率管电路实施例的一部分的示意图。

图2是说明根据本发明功率MOSFET一部分的实施例的示意图。

图3示意性地说明根据本发明半导体管芯实施例的一部分的放大平面图。

图4示意性地说明根据本发明半导体封装实施例的截面部分。

为描述简明清楚，图中的元件没必要按比例表示，不同图中的相同参考号指代相同的元件。另外，非常熟知的步骤和元件的说明和详细描述为叙述简明将省略。这里用到的携带电流的电极就是器件的一个元件，携带电流通过该器件，比如一个MOS晶体管的源极或漏极或者双极性晶体管的发射极或集电极，控制电极就是该器件的一个元件，控制电流通过该器件，比如MOS晶体管的栅极或双极性晶体管的基极。

具体实施方式

本说明包括一种形成功率器件的方法，与其它特征一起，具有减少的接通和关闭时间、增加的瞬时关闭状态的抗扰性及可预测的定时。

图1示意性表明了一实施例功率器件10的部分。器件10包括形成在半导体管芯的功率MOSFET 11。器件10还包括形成在独立的半导体管芯上并连接到驱动功率MOSFET 11的驱动电路12。在优选实施例，功率MOSFET 11和驱动电路12附属在一个引线框上并封装在同一半导体外壳。在另一实施例，驱动电路12和功率MOSFET 11可以按包括独立封装的不同封装配置形成。

功率MOSFET 11包括功率管27和下拉晶体管28。功率MOSFET11典型地是大半导体器件并一般是由并连的众多晶体管形成的。晶体管28一般比晶体管27小很多并用来对晶体管27的栅漏电容放电并保持晶体管27处于关闭状态。在优选实施例中，晶体管27和28是N型MOS晶体管。晶体管27的漏极典型地与外部接线或外封装管脚或如输入29所示的引线框连接。电感器43示意性地表明了用来形成这个连接的键合线的电感。晶体管27的源极典型地与外封装管脚或外电极或如接线31所示的引线框连接。电感器32示意性地代表了用来连接源极至接线31的键合线的电感。晶体管27的栅极典型地与功率MOSFET 11的第一输入34相连。输入34可以是外接线或是引线框或是封装管脚。电感器44示意性表明代表用来连接栅极至输入34的键合线和用在电路12的键合线的分布电感的集总电感。

晶体管28跨接或者相接在晶体管27的栅源极之间并用来对晶体管27的栅源电容放电。晶体管28的漏极与晶体管27的栅极连接，晶体管28的源极与晶体管27的源极相连，晶体管28的栅极与功率MOSFET 11的第二输入33相连。电感器45示意性表明代表用来连接晶体管28的源极至输入33的键合线及用在电路12的键合线的分布电感的集总电感。晶体管28和晶体管27形成在同一管芯上，因此晶体管28可以直接驱动晶体管27没有寄生电容影响晶体管27和28的定时关系。形成晶体管27和28的这种方法提供了对晶体管27更准确的定时控制并提供MOSFET 11更可预测的定时特征。如在图1中可见到的，电感器32和44在晶体管27和28之间连接的外部。因此，需要对晶体管28栅极放电的大电流没有通过电感器32和44。

驱动电路12提供控制信号，被用来使晶体管27启用或者停用。驱动电路12具有接收输入信号的输入13，电路12响应地在第一输出21提供第一输出信号或者拉起信号，同样响应地在第二输出22提供第二输出信号或者下拉信号。在第一输出21上的拉起信号典型地与MOSFET 11的输入34连接，被用来启用晶体管27。在输出22上的下拉信号典型地与MOSFET 11的输入33连接，被用来启用停用晶体管27的晶体管28。驱动电路12同样包括提供拉起信号的拉起晶体管17。晶体管17被第一放大器14驱动，该放大器具有连接接收输入13的输入信号的输入，同样具有连接晶体管17栅极的输出。在优选实施例中，晶体管17是P型的晶体管，放大器14由一系列反相器形成，每个反相器具有连续的更大的输出晶体管以放大输入13上接收的信号足以驱动晶体管17。晶体管17的源极与功率输入19连接，漏极与输出21连接。典型地，输入19是外部接线或外封装管脚或引线框。输入19可以与输入29连接，或与单独的电源(没有示出)连接。施加到输入19的电压值被选择以保证晶体管27启用。电感器18代表由连接晶体管17到输入19产生的键合线的电感。放大器16被用来形成下拉信号。放大器16接收输入13的输入信号，使用下拉信号驱动输出22。放大器16的形成和放大器14相似。输入13的输入信号应用到放大器16的输入，通过延时网络，延时应用到放大器16上的输入信号。延时网络具有与输入13连接的输入和与放大器16输入连接的输出。放大器16同样具有与输出22连接的输出。在优选实施例中，延时网络是电阻器23和电容器24，但是在其他的实施例中延时网络可以具有其他的实现方式。电阻器23具有与输入13连接的第一接线和与放大器16输入连接的第二接线，电容器24具有连接放大器16输入的第一接线和连接回线26的第二接线。

在操作中，晶体管17一般用来启用晶体管27，晶体管28用来停用晶体管27。应用到输入13的信号状态反映了晶体管27的状态。例如，当输入信号为逻辑1时，放大器14的输出为逻辑0时，晶体管17启用，应用输入19的电压值到晶体管27的栅极从而启用晶体管27。对于这种状态，放大器16的输出是逻辑0，因而，晶体管28停用并不影响晶体管27。当应用到输入13的输入信号转换为逻辑0时，放大器14的输出变为逻辑1从而使晶体管17停用。输入信号通过延时网络被延时，因而，放大器16的输出在延时网络定义的第一时间周期之后变为逻辑1。在优选实施例中，第一时间周期在3-10毫微秒(3-10nsec.)的范围内。在第一时间周期之后，放大器16的输出变为逻辑1，从而启用晶体管28，对晶体管27的栅极电容放电，从而关闭晶体管27。与晶体管27在同一管芯上形成晶体管28以便晶体管28快速地关闭晶体管27，没有由电感器32和44产生的延时。与其他的晶体管相比，这降低了MOSFET 11的关闭延时达大约5倍因子，因而提高了MOSFET 11的时间可预测性。与晶体管27在同一管芯上形成晶体管28还降低了MOSFET 11输出信号的下落时间，达大约10倍因子，因而降低了MOSFET 11的转换功率耗散。另外，当输入13的输入信号为0时晶体管28仍然处于可工作状态。在没有启用晶体管28时，在关闭状态中晶体管27漏极电压的瞬时或其他快速增加会导致电流通过寄生的漏栅电容从晶体管27的漏极流向栅极。这个电流会对寄生的栅源电容充电并开始启用晶体管27。结果，在晶体管27停用的时间内保持晶体管28启用，有助于保证晶体管27保持停用并由于寄生电流或寄生元件不能被启用。如果晶体管28与晶体管27在不同管芯上，键合线和互连的寄生电感会产生更高的对漏极电压瞬态的敏感性(susceptibility)，可能会启用晶体管27。

当输入13的输入信号从逻辑0变为逻辑1时，放大器14的输出变为逻辑0，从而使晶体管17启用，施加高电压到输出21和输入34。在晶体管27栅极的电压能够增加之前，通过电感器44的电流必须有大的变化以改变晶体管27的栅源电容上的电压。因此，晶体管27不立即打开，而是在电感器44的延时后才启用。但是，晶体管28仍然工作，因为延时网络已经延时了到放大器16的输入信号。结果，从晶体管17通过电感器44和晶体管28存在一个电流路径。这个电流路径允许电感器44迅速建立高电流，因为它没有被穿过MOSFET 11的电压所阻止。没有晶体管28，这种电压可以通过晶体管27的栅源电压或者通过流经电感器32的晶体管27的漏源电流诱生。在第一时间周期之后，放大器16接收输入信号，停用晶体管28。当晶体管28关闭后，由于通过流经电感器44的更高电流储存在电感器44的能量，在晶体管27栅极上使晶体管27更快开启的高电压迅速建立。晶体管28与晶体管28在同一管芯上形成，并延时到晶体管28的信号，推动更快的开启时间，因为晶体管28直接与晶体管27连接，且电感器44不是位于两个晶体管之间。与其他的晶体管相比这降低了MOSFET 11输入信号的上升时间达大约2倍因子，因而降低了转换功率耗散，同样提高了开启可预测性达大约2-3倍因子。

图2示意性说明了实施例MOSFET 11部分更详细的示意图。功率晶体管27典型地具有几个晶体管，并联在一半导体管芯上形成晶体管27。图2表明了可以用来形成晶体管27的多个晶体管25的一部分。多个晶体管25中的每个晶体管25平行连接以形成晶体管27。比图2所示数量多得多的晶体管25连接以形成MOSFET 11。在一些实施例中，可以有1000或者更多的晶体管并联。在一个实施例中，作为较小的连接每个晶体管27的栅极和源极的晶体管30形成晶体管28。这样，晶体管28由众多晶体管30形成。在其他的实施例中，晶体管28可以作为与连接晶体管25的更小数目的晶体管被形成。本领域技术人员应理解图2仅仅是为进一步解释MOSFET 11的概念的代表性示意图。

图3示意性地说明了半导体管芯36实施例的部分放大平面视图，在其上形成包括晶体管27和晶体管28的MOSFET 11。

图4示意性地说明了半导体封装40实施例的横截面部分，其中MOSFET 11和电路12被封装。封装40包括引线框41，管芯36(图3)附着在其上。同样附着在其上的是其上形成电路12的半导体管芯37。围绕引线框41形成密封材料42来以便形成封装40。

从上文看，很显然公开了新颖的器件和方法。与其它特征一起，包括与功率晶体管在同一管芯上形成下拉晶体管，以及在独立的管芯上形成上拉晶体管。还包括在同一时间周期内保持下拉信号以便启用上拉晶体管和下拉晶体管从而降低开启时间的方法。

虽然本发明用具体优选实施例描述，但很显然很多改变和变形对半导体领域的技术人员都是显而易见的。更具体的是本发明用N型和P型MOS晶体管来描述，尽管该方法直接可应用在双极性晶体管，BiCMOS和金属半导体FETs(MESFETs)，HFETS，及其它晶体管结构。

Claims

1.一种形成功率器件的方法，包括：

在第一半导体管芯(36)形成功率晶体管(27)和下拉晶体管(28)；

在晶体管(27)的栅极和源极之间连接下拉晶体管(28)；

连接下拉晶体管(27)的栅极到功率器件的第一输入(34)；

连接下拉晶体管的栅极到功率器件的第二输入(33)。

2.如权利要求1所述的方法，其中在第一半导体管芯上形成功率晶体管(27)和下拉晶体管(28)，包括在第一半导体管芯(36)形成多个功率晶体管，以及形成连接在多个功率晶体管的栅极和源极之间的多个下拉晶体管，并进一步包括连接多个功率晶体管的栅极到第一输入(34)。

3.如权利要求2所述的方法，其中连接下拉晶体管(27)的栅极到功率器件的第二输入(33)，包括连接多个下拉晶体管的栅极到第二输入。

4.如权利要求1所述的方法，进一步包括在第二半导体管芯(37)形成驱动电路(12)和连接第一半导体管芯(36)到第二半导体管芯。

5.一种形成功率MOSFET的方法，包括：

在第一半导体管芯(36)形成功率晶体管(27)和下拉晶体管(28)；

在功率晶体管(27)的栅极和源极之间连接下拉晶体管(28)；

启用下拉晶体管以停用功率晶体管；及

应用第一信号启用功率晶体管，并在第一信号应用后的第一时间停用下拉晶体管。

6.如权利要求5所述的方法，进一步包括在第二半导体管芯(37)形成驱动电路(12)和连接驱动电路的第一输出(21)以应用第一信号、并连接驱动电路的第二输出(22)以应用第二信号到下拉晶体管。

7.一种功率MOSFET包括：

第一半导体管芯(36)；

功率晶体管(27)，具有连接到功率MOSFET的第一输入(34)的栅极并具有源极，其中在第一半导体管芯上形成功率晶体管；及

下拉晶体管(28)，连接在功率晶体管的栅极和源极之间并具有连接到功率MOSFET的第二输入(33)的栅极，其中下拉晶体管在第一半导体管芯上形成。

8.如权利要求7所述的功率MOSFET，其中功率晶体管(27)和下拉晶体管(28)包括并联的多个功率晶体管和连接在多个功率晶体管栅极和源极之间的多个下拉晶体管，并进一步包括连接到功率MOSFET第一输入(34)的多个功率晶体管的各个栅极和连接到功率MOSFET第二输入(33)的多个下拉晶体管的各个栅极。

9.如权利要求7所述的功率MOSFET，进一步包括在第二半导体管芯(37)上并连接到第一半导体管芯上的驱动电路(12)。