JPH01180116A - 論理回路 - Google Patents
論理回路Info
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- JPH01180116A JPH01180116A JP63003045A JP304588A JPH01180116A JP H01180116 A JPH01180116 A JP H01180116A JP 63003045 A JP63003045 A JP 63003045A JP 304588 A JP304588 A JP 304588A JP H01180116 A JPH01180116 A JP H01180116A
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- JP
- Japan
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- current
- voltage source
- output terminal
- constant voltage
- circuit
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000002411 adverse Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000035939 shock Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路に関し、 次段の回路に悪影響を及ぼしたり誤動作を発生させるこ
となく駆動電流を大きくすることを可能にすることを目
的とし、 出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路において、該出力端と該定電圧源との間に、
互いに並列で遅延時間の異なる複数の電流経路を設ける
ように構成する。
う論理回路に関し、 次段の回路に悪影響を及ぼしたり誤動作を発生させるこ
となく駆動電流を大きくすることを可能にすることを目
的とし、 出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路において、該出力端と該定電圧源との間に、
互いに並列で遅延時間の異なる複数の電流経路を設ける
ように構成する。
本発明は論理回路に関し、特に、出力端と定電圧源との
間の導通、非導通の切り換えを行う論理回路に関する。
間の導通、非導通の切り換えを行う論理回路に関する。
ＴＴＬ回路、ＣＭＯ３回路、およびＢｉ−ＣＭＯ８回路
等の論理回路の出力段においては、出力が“Ｈ”レベル
から“Ｌ”レベルに変化する際にはトランジスタのスイ
ッチング動作により出力端が接地され、ＧＮＤレベルに
向かって瞬時に電流が流れ、該出力端に接続される回路
の誤動作等の原因となることから、駆動電流を大きくす
ることができず、駆動能力の大きい出力バッファ回路を
製作することに対することを阻んでいた。そのため、駆
動電流を大きくする技術が要望されていた。
等の論理回路の出力段においては、出力が“Ｈ”レベル
から“Ｌ”レベルに変化する際にはトランジスタのスイ
ッチング動作により出力端が接地され、ＧＮＤレベルに
向かって瞬時に電流が流れ、該出力端に接続される回路
の誤動作等の原因となることから、駆動電流を大きくす
ることができず、駆動能力の大きい出力バッファ回路を
製作することに対することを阻んでいた。そのため、駆
動電流を大きくする技術が要望されていた。
第４図は、出力端と定電圧源との間の導通、非導通の切
り換えを行う論理回路において、該切り換えの制御を行
う入力電圧Ｖｉｈおよび出力電圧Ｖ ｏ ｕ ｔの波形
を示すものである。第４図において７で示される波形の
制御入力電圧Ｖいに対して、従来の論理回路においては
、出力波形は第４図において破線９で示されるような立
ち下がりの形状を有する。すなわち、Ａで示されるよう
なアンダーシュート、およびＢで示されるようなオーバ
ーシュートの形状を有する。これは式 Ｖ＝−Ｌ＊ｄｉ／ｄｔ で表されるような逆起電力が
発生してＧＮＤレベルの電位が一時的に上昇することに
よるものである。ここで、Ｌは論理回路の出力段におい
て出力レベルが“Ｈ″から“Ｌ”に変化するときにＧＮ
Ｄレベルに向かって流れる電流の経路における分布イン
ダクタンスであり、ｄｔは、第４図に示す波形の立ち上
がりの時間であり、ｄｉは、その時流れる電流の大きさ
である。
り換えを行う論理回路において、該切り換えの制御を行
う入力電圧Ｖｉｈおよび出力電圧Ｖ ｏ ｕ ｔの波形
を示すものである。第４図において７で示される波形の
制御入力電圧Ｖいに対して、従来の論理回路においては
、出力波形は第４図において破線９で示されるような立
ち下がりの形状を有する。すなわち、Ａで示されるよう
なアンダーシュート、およびＢで示されるようなオーバ
ーシュートの形状を有する。これは式 Ｖ＝−Ｌ＊ｄｉ／ｄｔ で表されるような逆起電力が
発生してＧＮＤレベルの電位が一時的に上昇することに
よるものである。ここで、Ｌは論理回路の出力段におい
て出力レベルが“Ｈ″から“Ｌ”に変化するときにＧＮ
Ｄレベルに向かって流れる電流の経路における分布イン
ダクタンスであり、ｄｔは、第４図に示す波形の立ち上
がりの時間であり、ｄｉは、その時流れる電流の大きさ
である。
論理回路の出力において第４図のＡで示されるようなア
ンダーシュートが発生すると、この出力が印加される次
段の回路の素子を破壊する恐れがあり、また、第４図の
Ｂで示されるようなオーバーシュートが発生すると、次
段の回路において誤動作を引き起こす恐れがある。その
ため、従来の論理回路の出力段においては駆動電流をあ
まり大きくできないという問題がある。
ンダーシュートが発生すると、この出力が印加される次
段の回路の素子を破壊する恐れがあり、また、第４図の
Ｂで示されるようなオーバーシュートが発生すると、次
段の回路において誤動作を引き起こす恐れがある。その
ため、従来の論理回路の出力段においては駆動電流をあ
まり大きくできないという問題がある。
本発明は上記の問題点に鑑み、なされたもので、次段の
回路に悪影響を及ぼしたり誤動作を発生させることなく
駆動電流を大きくすることを可能にする論理回路を提供
することを目的とするものである。
回路に悪影響を及ぼしたり誤動作を発生させることなく
駆動電流を大きくすることを可能にする論理回路を提供
することを目的とするものである。
第１図は本発明の基本構成図である。本図において、１
は出力端、２は定電圧源、４は切換制御部、そして、３
ｎ．３２．・・・３ｎ、は本発明による複数の電流経路
である。
は出力端、２は定電圧源、４は切換制御部、そして、３
ｎ．３２．・・・３ｎ、は本発明による複数の電流経路
である。
切換制御部４は、出力端１と定電圧源２との間の導通、
非導通の切り換えを行う部分であり、複数の電流経路３
０，３□、・・・３、は、該出力端１と該定電圧源２と
の間を接続する電流経路であって、互いに並列であって
、且つ、遅延時間の異なるものである。
非導通の切り換えを行う部分であり、複数の電流経路３
０，３□、・・・３、は、該出力端１と該定電圧源２と
の間を接続する電流経路であって、互いに並列であって
、且つ、遅延時間の異なるものである。
切換制御部４において、定電圧源２と異なる電位にあっ
た出力端１と該定電圧源２との間が導通状態になると、
該出力端１の側から該定電圧源２に向かって瞬時に電流
が流れようとするが、該出力端１と該定電圧源２との間
の電流経路が、互いに並列であって、且つ、遅延時間の
異なる複数の電流経路り、３ｚ、・・・３ｏからなるも
のであるので、各電流経路３ｎ．３２．・・・３イを流
れる電流は異なる遅延時間をもって該定電圧源２に到達
するために、該定電圧源２においては、流れ込む電流の
変化が緩やかになり、逆起電力の発生による一時的な電
位の変動も小さくなる。したがって、本発明の構成によ
れば、上述の切り換えの際に、許容される出力電圧の変
動の範囲内で該出力端１の側から該定電圧源２に向かっ
て瞬時に流し得る電流をより大きくすることができる。
た出力端１と該定電圧源２との間が導通状態になると、
該出力端１の側から該定電圧源２に向かって瞬時に電流
が流れようとするが、該出力端１と該定電圧源２との間
の電流経路が、互いに並列であって、且つ、遅延時間の
異なる複数の電流経路り、３ｚ、・・・３ｏからなるも
のであるので、各電流経路３ｎ．３２．・・・３イを流
れる電流は異なる遅延時間をもって該定電圧源２に到達
するために、該定電圧源２においては、流れ込む電流の
変化が緩やかになり、逆起電力の発生による一時的な電
位の変動も小さくなる。したがって、本発明の構成によ
れば、上述の切り換えの際に、許容される出力電圧の変
動の範囲内で該出力端１の側から該定電圧源２に向かっ
て瞬時に流し得る電流をより大きくすることができる。
すなわち、本発明による論理回路によれば、駆動電流を
大きくすることが可能となる。
大きくすることが可能となる。
第２図は本発明の第１の実施例の構成図である。
第２図において、１は出力端、２はアース、３０，３□
、３３は複数の電流経路、４０は入力端、４１はＰチャ
ンネルＦＥＴ、４２はＮチャンネルＦＥＴ、４３は高電
圧源、そして、３１．３２゜３３ｎ３４，３５．３６は
バッファゲート回路である。
、３３は複数の電流経路、４０は入力端、４１はＰチャ
ンネルＦＥＴ、４２はＮチャンネルＦＥＴ、４３は高電
圧源、そして、３１．３２゜３３ｎ３４，３５．３６は
バッファゲート回路である。
ＰチャンネルＦＥＴ４１およびＮチャンネルＦＥＴ４２
はＣＭＯ３形の出力段を形成し、入力端４０の電位Ｖｌ
ｈの変化に応じて出力端１の電位Ｖ ｏ ｕ ｔは変化
する。該ＣＭＯ３形出力段出力段位側の一端とアース２
との間には、互いに並列に３つの電流経路３３，３□、
３ｎが設けられており、第１の電流経路３ｎには１段の
バッファゲート回路３１が、第２の電流経路３２には２
段のバッファゲート回路３２および３３が、そして、第
３の電流経路３３には３段のバッファゲート回路３４．
３５．および３６が、それぞれ直列に接続されている。
はＣＭＯ３形の出力段を形成し、入力端４０の電位Ｖｌ
ｈの変化に応じて出力端１の電位Ｖ ｏ ｕ ｔは変化
する。該ＣＭＯ３形出力段出力段位側の一端とアース２
との間には、互いに並列に３つの電流経路３３，３□、
３ｎが設けられており、第１の電流経路３ｎには１段の
バッファゲート回路３１が、第２の電流経路３２には２
段のバッファゲート回路３２および３３が、そして、第
３の電流経路３３には３段のバッファゲート回路３４．
３５．および３６が、それぞれ直列に接続されている。
これらのバッファゲート回路はそれぞれＯＮ抵抗の小さ
い（例えば、１００程度の）ものとする。
い（例えば、１００程度の）ものとする。
第２図の構成において、入力電圧Ｖ ｉ ｈが“Ｌ”レ
ベルから“Ｈ”レベルに切り換わると、これに応じて高
電圧源４３と出力端１との間のＦＥＴ４１がＯＮからＯ
ＦＦとなり、低電位側のＦＥＴ４２がＯＦＦからＯＮと
なる。このとき、２つのＦＥＴ４１および４２における
ＯＮ、ＯＦＦの切り換え時に高電圧源４３よりアースに
向かって過渡的に電流が流れ、また、“Ｈ”レベルに保
持されていた次段の回路から上記出力端１を介してシン
ク電流が流れ込む。しかしながら、第２図の構成によれ
ば、これらの電流は上記の３つの電流経路３１，３□、
３ｎに分岐され、第１の電流経路３ｎにおいては、例え
ば、約２〜３ｎｓ後に全体の３分の１の電流が流れ、第
２の電流経路３２においては、さらに、約２〜３ｎｓ後
に次の３分の１の電流が流れ、第３の電流経路３ｎにお
いては、さらに、約２〜３ｎｓ後に最後の３分の１の電
流が流れる。これにより、上記の切り換え時にアース２
に流れる電流の変化は、より緩やかなものとなり、発生
する逆起電力も、より小さなものとなる。このときの出
力電圧Ｖ。ｕｔの波形は、例えば、第４図の出力波形８
で示されるようなものとなり、従来の論理回路の出力波
形９におけるように大きなアンダーシュートやオーバー
シュートが発生することがなくなる。したがって、第２
図の構成の論理回路においては、許容される出力電圧の
変動の範囲内で駆動電流をより大きくすることが可能と
なる。
ベルから“Ｈ”レベルに切り換わると、これに応じて高
電圧源４３と出力端１との間のＦＥＴ４１がＯＮからＯ
ＦＦとなり、低電位側のＦＥＴ４２がＯＦＦからＯＮと
なる。このとき、２つのＦＥＴ４１および４２における
ＯＮ、ＯＦＦの切り換え時に高電圧源４３よりアースに
向かって過渡的に電流が流れ、また、“Ｈ”レベルに保
持されていた次段の回路から上記出力端１を介してシン
ク電流が流れ込む。しかしながら、第２図の構成によれ
ば、これらの電流は上記の３つの電流経路３１，３□、
３ｎに分岐され、第１の電流経路３ｎにおいては、例え
ば、約２〜３ｎｓ後に全体の３分の１の電流が流れ、第
２の電流経路３２においては、さらに、約２〜３ｎｓ後
に次の３分の１の電流が流れ、第３の電流経路３ｎにお
いては、さらに、約２〜３ｎｓ後に最後の３分の１の電
流が流れる。これにより、上記の切り換え時にアース２
に流れる電流の変化は、より緩やかなものとなり、発生
する逆起電力も、より小さなものとなる。このときの出
力電圧Ｖ。ｕｔの波形は、例えば、第４図の出力波形８
で示されるようなものとなり、従来の論理回路の出力波
形９におけるように大きなアンダーシュートやオーバー
シュートが発生することがなくなる。したがって、第２
図の構成の論理回路においては、許容される出力電圧の
変動の範囲内で駆動電流をより大きくすることが可能と
なる。
第３図は本発明の第２の実施例の構成図である。
第３図の構成において第２図の構成と異なる点は、前述
の３つの電流経路３ｎ．３□、３３のそれぞれに、トラ
ンスファー・ゲート６１，６２．６３を設け、該３つの
電流経路３１，３□、３ｎにおいて、それぞれ異なる遅
延時間を発生させるために、各トランスファー・ゲート
６１．６２．６３をＯＮにするタイミングを段階的にず
らすように構成していることである。このため、該３つ
のトランスファー・ゲート６１．６２．６３の各々２つ
の制御入力端子には、前述のＣＭＯ３構成への入力電圧
Ｖいを、それぞれ異なる数、直列に接続したインバータ
５１．５２．５３，５４．５５．５６を介して印加して
いる。これにより、前述の第２図の構成と同様の機能を
実現している。
の３つの電流経路３ｎ．３□、３３のそれぞれに、トラ
ンスファー・ゲート６１，６２．６３を設け、該３つの
電流経路３１，３□、３ｎにおいて、それぞれ異なる遅
延時間を発生させるために、各トランスファー・ゲート
６１．６２．６３をＯＮにするタイミングを段階的にず
らすように構成していることである。このため、該３つ
のトランスファー・ゲート６１．６２．６３の各々２つ
の制御入力端子には、前述のＣＭＯ３構成への入力電圧
Ｖいを、それぞれ異なる数、直列に接続したインバータ
５１．５２．５３，５４．５５．５６を介して印加して
いる。これにより、前述の第２図の構成と同様の機能を
実現している。
第２図および第３図の例は、ＣＭＯ３形の出力段を有す
る論理回路について示しているが、本発明は、第１図に
示されるように、出力端１と定電圧源２との間で導通、
非導通の切り換えを行う切換制御部４、例えば、スイッ
チング・トランジスタを有してなる構成の論理回路に対
して一般に適用可能であって、例えば、ＴＴＬ回路等に
も適用可能である。
る論理回路について示しているが、本発明は、第１図に
示されるように、出力端１と定電圧源２との間で導通、
非導通の切り換えを行う切換制御部４、例えば、スイッ
チング・トランジスタを有してなる構成の論理回路に対
して一般に適用可能であって、例えば、ＴＴＬ回路等に
も適用可能である。
本発明によれば、出力端と定電圧源との間の導通、非導
通の切り換えを行う論理回路において、次段の回路に悪
影響を及ぼしたり誤動作を発生させることなく駆動電流
を大きくすることが可能となる。
通の切り換えを行う論理回路において、次段の回路に悪
影響を及ぼしたり誤動作を発生させることなく駆動電流
を大きくすることが可能となる。
第１図は本発明の基本構成図、
第２図は本発明の第１の実施例の構成図、第３図は本発
明の第２の実施例の構成図、そして 第４図は論理回路の動作説明図である。 〔符号の説明〕 １・・・出力端、２・・・定電圧源、３１，３□、〜３
、・・・電流経路、４・・・切換制御部、３１． ３２
． ３３゜３４．３５．３６・・・バッファゲート回路
、４０・・・入力端、４１．４２・・・ＦＥＴ、５１．
５２．５３゜５４．５５．５６・・・インバータ、６１
．６２゜６３・・・トランスファー・ゲート。
明の第２の実施例の構成図、そして 第４図は論理回路の動作説明図である。 〔符号の説明〕 １・・・出力端、２・・・定電圧源、３１，３□、〜３
、・・・電流経路、４・・・切換制御部、３１． ３２
． ３３゜３４．３５．３６・・・バッファゲート回路
、４０・・・入力端、４１．４２・・・ＦＥＴ、５１．
５２．５３゜５４．５５．５６・・・インバータ、６１
．６２゜６３・・・トランスファー・ゲート。
Claims (1)
- 【特許請求の範囲】 １、出力端（１）と定電圧源（２）との間の導通、非導
通の切り換えを行う論理回路において、該出力端（１）
と該定電圧源（２）との間に、互いに並列で遅延時間の
異なる複数の電流経路（３＿１、３＿２、・・・３＿ｎ
）を設けることを特徴とする論理回路。 ２、前記複数の電流経路（３＿１、３＿２、・・・３＿
ｎ）は、それぞれ異なる段数のゲート回路（３１、３２
、３３、３４、３５、３６）を有する請求項１記載の論
理回路。 ３、前記複数の電流経路（３＿１、３＿２、・・・３＿
ｎ）には、それぞれトランスファー・ゲート（６１、６
２、６３）が設けられ、各トランスファー・ゲート（６
１、６２、６３）は、前記導通、非導通の切り換えに対
して、それぞれ異なる遅延時間をもって制御される請求
項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003045A JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003045A JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01180116A true JPH01180116A (ja) | 1989-07-18 |
Family
ID=11546342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003045A Pending JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01180116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
-
1988
- 1988-01-12 JP JP63003045A patent/JPH01180116A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
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