JPH01180116A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01180116A JPH01180116A JP63003045A JP304588A JPH01180116A JP H01180116 A JPH01180116 A JP H01180116A JP 63003045 A JP63003045 A JP 63003045A JP 304588 A JP304588 A JP 304588A JP H01180116 A JPH01180116 A JP H01180116A
- Authority
- JP
- Japan
- Prior art keywords
- current
- voltage source
- output terminal
- constant voltage
- circuit
- Prior art date
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- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000002411 adverse Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 2
- 230000035939 shock Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路に関し、 次段の回路に悪影響を及ぼしたり誤動作を発生させるこ
となく駆動電流を大きくすることを可能にすることを目
的とし、 出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路において、該出力端と該定電圧源との間に、
互いに並列で遅延時間の異なる複数の電流経路を設ける
ように構成する。
う論理回路に関し、 次段の回路に悪影響を及ぼしたり誤動作を発生させるこ
となく駆動電流を大きくすることを可能にすることを目
的とし、 出力端と定電圧源との間の導通、非導通の切り換えを行
う論理回路において、該出力端と該定電圧源との間に、
互いに並列で遅延時間の異なる複数の電流経路を設ける
ように構成する。
本発明は論理回路に関し、特に、出力端と定電圧源との
間の導通、非導通の切り換えを行う論理回路に関する。
間の導通、非導通の切り換えを行う論理回路に関する。
TTL回路、CMO3回路、およびBi−CMO8回路
等の論理回路の出力段においては、出力が“H”レベル
から“L”レベルに変化する際にはトランジスタのスイ
ッチング動作により出力端が接地され、GNDレベルに
向かって瞬時に電流が流れ、該出力端に接続される回路
の誤動作等の原因となることから、駆動電流を大きくす
ることができず、駆動能力の大きい出力バッファ回路を
製作することに対することを阻んでいた。そのため、駆
動電流を大きくする技術が要望されていた。
等の論理回路の出力段においては、出力が“H”レベル
から“L”レベルに変化する際にはトランジスタのスイ
ッチング動作により出力端が接地され、GNDレベルに
向かって瞬時に電流が流れ、該出力端に接続される回路
の誤動作等の原因となることから、駆動電流を大きくす
ることができず、駆動能力の大きい出力バッファ回路を
製作することに対することを阻んでいた。そのため、駆
動電流を大きくする技術が要望されていた。
第4図は、出力端と定電圧源との間の導通、非導通の切
り換えを行う論理回路において、該切り換えの制御を行
う入力電圧Vihおよび出力電圧V o u tの波形
を示すものである。第4図において7で示される波形の
制御入力電圧Vいに対して、従来の論理回路においては
、出力波形は第4図において破線9で示されるような立
ち下がりの形状を有する。すなわち、Aで示されるよう
なアンダーシュート、およびBで示されるようなオーバ
ーシュートの形状を有する。これは式 V=−L*di/dt で表されるような逆起電力が
発生してGNDレベルの電位が一時的に上昇することに
よるものである。ここで、Lは論理回路の出力段におい
て出力レベルが“H″から“L”に変化するときにGN
Dレベルに向かって流れる電流の経路における分布イン
ダクタンスであり、dtは、第4図に示す波形の立ち上
がりの時間であり、diは、その時流れる電流の大きさ
である。
り換えを行う論理回路において、該切り換えの制御を行
う入力電圧Vihおよび出力電圧V o u tの波形
を示すものである。第4図において7で示される波形の
制御入力電圧Vいに対して、従来の論理回路においては
、出力波形は第4図において破線9で示されるような立
ち下がりの形状を有する。すなわち、Aで示されるよう
なアンダーシュート、およびBで示されるようなオーバ
ーシュートの形状を有する。これは式 V=−L*di/dt で表されるような逆起電力が
発生してGNDレベルの電位が一時的に上昇することに
よるものである。ここで、Lは論理回路の出力段におい
て出力レベルが“H″から“L”に変化するときにGN
Dレベルに向かって流れる電流の経路における分布イン
ダクタンスであり、dtは、第4図に示す波形の立ち上
がりの時間であり、diは、その時流れる電流の大きさ
である。
論理回路の出力において第4図のAで示されるようなア
ンダーシュートが発生すると、この出力が印加される次
段の回路の素子を破壊する恐れがあり、また、第4図の
Bで示されるようなオーバーシュートが発生すると、次
段の回路において誤動作を引き起こす恐れがある。その
ため、従来の論理回路の出力段においては駆動電流をあ
まり大きくできないという問題がある。
ンダーシュートが発生すると、この出力が印加される次
段の回路の素子を破壊する恐れがあり、また、第4図の
Bで示されるようなオーバーシュートが発生すると、次
段の回路において誤動作を引き起こす恐れがある。その
ため、従来の論理回路の出力段においては駆動電流をあ
まり大きくできないという問題がある。
本発明は上記の問題点に鑑み、なされたもので、次段の
回路に悪影響を及ぼしたり誤動作を発生させることなく
駆動電流を大きくすることを可能にする論理回路を提供
することを目的とするものである。
回路に悪影響を及ぼしたり誤動作を発生させることなく
駆動電流を大きくすることを可能にする論理回路を提供
することを目的とするものである。
第1図は本発明の基本構成図である。本図において、1
は出力端、2は定電圧源、4は切換制御部、そして、3
n.32.・・・3n、は本発明による複数の電流経路
である。
は出力端、2は定電圧源、4は切換制御部、そして、3
n.32.・・・3n、は本発明による複数の電流経路
である。
切換制御部4は、出力端1と定電圧源2との間の導通、
非導通の切り換えを行う部分であり、複数の電流経路3
0,3□、・・・3、は、該出力端1と該定電圧源2と
の間を接続する電流経路であって、互いに並列であって
、且つ、遅延時間の異なるものである。
非導通の切り換えを行う部分であり、複数の電流経路3
0,3□、・・・3、は、該出力端1と該定電圧源2と
の間を接続する電流経路であって、互いに並列であって
、且つ、遅延時間の異なるものである。
切換制御部4において、定電圧源2と異なる電位にあっ
た出力端1と該定電圧源2との間が導通状態になると、
該出力端1の側から該定電圧源2に向かって瞬時に電流
が流れようとするが、該出力端1と該定電圧源2との間
の電流経路が、互いに並列であって、且つ、遅延時間の
異なる複数の電流経路り、3z、・・・3oからなるも
のであるので、各電流経路3n.32.・・・3イを流
れる電流は異なる遅延時間をもって該定電圧源2に到達
するために、該定電圧源2においては、流れ込む電流の
変化が緩やかになり、逆起電力の発生による一時的な電
位の変動も小さくなる。したがって、本発明の構成によ
れば、上述の切り換えの際に、許容される出力電圧の変
動の範囲内で該出力端1の側から該定電圧源2に向かっ
て瞬時に流し得る電流をより大きくすることができる。
た出力端1と該定電圧源2との間が導通状態になると、
該出力端1の側から該定電圧源2に向かって瞬時に電流
が流れようとするが、該出力端1と該定電圧源2との間
の電流経路が、互いに並列であって、且つ、遅延時間の
異なる複数の電流経路り、3z、・・・3oからなるも
のであるので、各電流経路3n.32.・・・3イを流
れる電流は異なる遅延時間をもって該定電圧源2に到達
するために、該定電圧源2においては、流れ込む電流の
変化が緩やかになり、逆起電力の発生による一時的な電
位の変動も小さくなる。したがって、本発明の構成によ
れば、上述の切り換えの際に、許容される出力電圧の変
動の範囲内で該出力端1の側から該定電圧源2に向かっ
て瞬時に流し得る電流をより大きくすることができる。
すなわち、本発明による論理回路によれば、駆動電流を
大きくすることが可能となる。
大きくすることが可能となる。
第2図は本発明の第1の実施例の構成図である。
第2図において、1は出力端、2はアース、30,3□
、33は複数の電流経路、40は入力端、41はPチャ
ンネルFET、42はNチャンネルFET、43は高電
圧源、そして、31.32゜33n34,35.36は
バッファゲート回路である。
、33は複数の電流経路、40は入力端、41はPチャ
ンネルFET、42はNチャンネルFET、43は高電
圧源、そして、31.32゜33n34,35.36は
バッファゲート回路である。
PチャンネルFET41およびNチャンネルFET42
はCMO3形の出力段を形成し、入力端40の電位Vl
hの変化に応じて出力端1の電位V o u tは変化
する。該CMO3形出力段出力段位側の一端とアース2
との間には、互いに並列に3つの電流経路33,3□、
3nが設けられており、第1の電流経路3nには1段の
バッファゲート回路31が、第2の電流経路32には2
段のバッファゲート回路32および33が、そして、第
3の電流経路33には3段のバッファゲート回路34.
35.および36が、それぞれ直列に接続されている。
はCMO3形の出力段を形成し、入力端40の電位Vl
hの変化に応じて出力端1の電位V o u tは変化
する。該CMO3形出力段出力段位側の一端とアース2
との間には、互いに並列に3つの電流経路33,3□、
3nが設けられており、第1の電流経路3nには1段の
バッファゲート回路31が、第2の電流経路32には2
段のバッファゲート回路32および33が、そして、第
3の電流経路33には3段のバッファゲート回路34.
35.および36が、それぞれ直列に接続されている。
これらのバッファゲート回路はそれぞれON抵抗の小さ
い(例えば、100程度の)ものとする。
い(例えば、100程度の)ものとする。
第2図の構成において、入力電圧V i hが“L”レ
ベルから“H”レベルに切り換わると、これに応じて高
電圧源43と出力端1との間のFET41がONからO
FFとなり、低電位側のFET42がOFFからONと
なる。このとき、2つのFET41および42における
ON、OFFの切り換え時に高電圧源43よりアースに
向かって過渡的に電流が流れ、また、“H”レベルに保
持されていた次段の回路から上記出力端1を介してシン
ク電流が流れ込む。しかしながら、第2図の構成によれ
ば、これらの電流は上記の3つの電流経路31,3□、
3nに分岐され、第1の電流経路3nにおいては、例え
ば、約2〜3ns後に全体の3分の1の電流が流れ、第
2の電流経路32においては、さらに、約2〜3ns後
に次の3分の1の電流が流れ、第3の電流経路3nにお
いては、さらに、約2〜3ns後に最後の3分の1の電
流が流れる。これにより、上記の切り換え時にアース2
に流れる電流の変化は、より緩やかなものとなり、発生
する逆起電力も、より小さなものとなる。このときの出
力電圧V。utの波形は、例えば、第4図の出力波形8
で示されるようなものとなり、従来の論理回路の出力波
形9におけるように大きなアンダーシュートやオーバー
シュートが発生することがなくなる。したがって、第2
図の構成の論理回路においては、許容される出力電圧の
変動の範囲内で駆動電流をより大きくすることが可能と
なる。
ベルから“H”レベルに切り換わると、これに応じて高
電圧源43と出力端1との間のFET41がONからO
FFとなり、低電位側のFET42がOFFからONと
なる。このとき、2つのFET41および42における
ON、OFFの切り換え時に高電圧源43よりアースに
向かって過渡的に電流が流れ、また、“H”レベルに保
持されていた次段の回路から上記出力端1を介してシン
ク電流が流れ込む。しかしながら、第2図の構成によれ
ば、これらの電流は上記の3つの電流経路31,3□、
3nに分岐され、第1の電流経路3nにおいては、例え
ば、約2〜3ns後に全体の3分の1の電流が流れ、第
2の電流経路32においては、さらに、約2〜3ns後
に次の3分の1の電流が流れ、第3の電流経路3nにお
いては、さらに、約2〜3ns後に最後の3分の1の電
流が流れる。これにより、上記の切り換え時にアース2
に流れる電流の変化は、より緩やかなものとなり、発生
する逆起電力も、より小さなものとなる。このときの出
力電圧V。utの波形は、例えば、第4図の出力波形8
で示されるようなものとなり、従来の論理回路の出力波
形9におけるように大きなアンダーシュートやオーバー
シュートが発生することがなくなる。したがって、第2
図の構成の論理回路においては、許容される出力電圧の
変動の範囲内で駆動電流をより大きくすることが可能と
なる。
第3図は本発明の第2の実施例の構成図である。
第3図の構成において第2図の構成と異なる点は、前述
の3つの電流経路3n.3□、33のそれぞれに、トラ
ンスファー・ゲート61,62.63を設け、該3つの
電流経路31,3□、3nにおいて、それぞれ異なる遅
延時間を発生させるために、各トランスファー・ゲート
61.62.63をONにするタイミングを段階的にず
らすように構成していることである。このため、該3つ
のトランスファー・ゲート61.62.63の各々2つ
の制御入力端子には、前述のCMO3構成への入力電圧
Vいを、それぞれ異なる数、直列に接続したインバータ
51.52.53,54.55.56を介して印加して
いる。これにより、前述の第2図の構成と同様の機能を
実現している。
の3つの電流経路3n.3□、33のそれぞれに、トラ
ンスファー・ゲート61,62.63を設け、該3つの
電流経路31,3□、3nにおいて、それぞれ異なる遅
延時間を発生させるために、各トランスファー・ゲート
61.62.63をONにするタイミングを段階的にず
らすように構成していることである。このため、該3つ
のトランスファー・ゲート61.62.63の各々2つ
の制御入力端子には、前述のCMO3構成への入力電圧
Vいを、それぞれ異なる数、直列に接続したインバータ
51.52.53,54.55.56を介して印加して
いる。これにより、前述の第2図の構成と同様の機能を
実現している。
第2図および第3図の例は、CMO3形の出力段を有す
る論理回路について示しているが、本発明は、第1図に
示されるように、出力端1と定電圧源2との間で導通、
非導通の切り換えを行う切換制御部4、例えば、スイッ
チング・トランジスタを有してなる構成の論理回路に対
して一般に適用可能であって、例えば、TTL回路等に
も適用可能である。
る論理回路について示しているが、本発明は、第1図に
示されるように、出力端1と定電圧源2との間で導通、
非導通の切り換えを行う切換制御部4、例えば、スイッ
チング・トランジスタを有してなる構成の論理回路に対
して一般に適用可能であって、例えば、TTL回路等に
も適用可能である。
本発明によれば、出力端と定電圧源との間の導通、非導
通の切り換えを行う論理回路において、次段の回路に悪
影響を及ぼしたり誤動作を発生させることなく駆動電流
を大きくすることが可能となる。
通の切り換えを行う論理回路において、次段の回路に悪
影響を及ぼしたり誤動作を発生させることなく駆動電流
を大きくすることが可能となる。
第1図は本発明の基本構成図、
第2図は本発明の第1の実施例の構成図、第3図は本発
明の第2の実施例の構成図、そして 第4図は論理回路の動作説明図である。 〔符号の説明〕 1・・・出力端、2・・・定電圧源、31,3□、〜3
、・・・電流経路、4・・・切換制御部、31. 32
. 33゜34.35.36・・・バッファゲート回路
、40・・・入力端、41.42・・・FET、51.
52.53゜54.55.56・・・インバータ、61
.62゜63・・・トランスファー・ゲート。
明の第2の実施例の構成図、そして 第4図は論理回路の動作説明図である。 〔符号の説明〕 1・・・出力端、2・・・定電圧源、31,3□、〜3
、・・・電流経路、4・・・切換制御部、31. 32
. 33゜34.35.36・・・バッファゲート回路
、40・・・入力端、41.42・・・FET、51.
52.53゜54.55.56・・・インバータ、61
.62゜63・・・トランスファー・ゲート。
Claims (1)
- 【特許請求の範囲】 1、出力端(1)と定電圧源(2)との間の導通、非導
通の切り換えを行う論理回路において、該出力端(1)
と該定電圧源(2)との間に、互いに並列で遅延時間の
異なる複数の電流経路(3_1、3_2、・・・3_n
)を設けることを特徴とする論理回路。 2、前記複数の電流経路(3_1、3_2、・・・3_
n)は、それぞれ異なる段数のゲート回路(31、32
、33、34、35、36)を有する請求項1記載の論
理回路。 3、前記複数の電流経路(3_1、3_2、・・・3_
n)には、それぞれトランスファー・ゲート(61、6
2、63)が設けられ、各トランスファー・ゲート(6
1、62、63)は、前記導通、非導通の切り換えに対
して、それぞれ異なる遅延時間をもって制御される請求
項1記載の論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63003045A JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63003045A JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01180116A true JPH01180116A (ja) | 1989-07-18 |
Family
ID=11546342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63003045A Pending JPH01180116A (ja) | 1988-01-12 | 1988-01-12 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01180116A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
-
1988
- 1988-01-12 JP JP63003045A patent/JPH01180116A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
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