CN1472886A - 带dll鉴相器的多路复用器输入电路 - Google Patents

带dll鉴相器的多路复用器输入电路 Download PDF

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��¡���ά����
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Abstract

一种包括一个触发器(1)的用一个时钟信号对一个数据输入信号进行相位控制的输入电路，特别是用于多路复用器，其中数据信号加到触发器的时钟输入端上而时钟信号加到触发器的数据输入端上，其中触发器的数据输出用作一个锁定环路的控制信号。本发明的一个优点是它具有简单的结构，使本发明对高的频率特别有用。触发器的数据输出取决于输入数据信号相对时钟信号的相位关系。

Description

带DLL鉴相器的多路复用器输入电路
背景技术
为了准确地控制将一个多路复用器转接到一些加有需多路复用的数字信号的输入端上，特别是在频率为10GHz或高于10GHz时，必须有一个控制这个多路复用器或控制别的器件(例如脉冲整形器件)的时钟，这个时钟与需多路复用或脉冲整形的输入信号有精确的关系。必须考虑到输入信号与配置有多路复用器或其他器件的设备或电路内可得到的时钟信号的相位关系是不知道的。本发明的目的是提供一种保证输入数据信号与控制多路复用器或其他器件的时钟信号之间的相位关系具有所需值的装置和方法。
发明内容
这个目的在本发明的第一方式中用一种用时钟信号对输入数据信号进行相位控制的输入电路特别是多路复用器的输入电路达到的，这种输入电路包括一个触发器(flip-flop)，数据信号加到这个触发器的时钟输入端上而时钟信号加到这个触发器的数据输入端上，这个触发器的数据输出用作一个锁定环路的控制信号。
虽然相位关系原来是未知的，但本发明假设输入数据信号的时钟频率是已知的。输入数据信号的时钟频率的值可以是在电信系统或设备设计中明确规定的，或者根据测量得知。在以下说明中，还假设为了使所说明的设备和方法正常起作用，输入数据信号的时钟频率与例如本地产生的时钟信号的时钟频率必需是相同的；然而，根据用于数据源的器件的具体结构，对于多路复用器或脉冲整形来说，可能这种器件需要比输入数据信号的比特频率高或低的时钟频率。
本发明的一个优点是它具有简单的结构，使本发明对如上面所提到的那样高的频率特别有用。触发器的数据输出取决于输入数据信号相对时钟信号的相位关系。
由触发器的输出信号控制的锁定环路在所说明的例子中是一个延迟锁定环(DLL)。然而，本发明考虑了在有些情况下可以用PLL(锁相环)代替DLL。在本发明的实施例中，DLL通过将一个可控移相器插入本地时钟产生器或本地时钟信号源的时钟信号通道构成，其中DLL的控制信号加到这个可控移相器的控制输入端上。
触发器可以具有任何合用的结构。在所说明的本发明的实施例中，这个触发器是一个D触发器。这个D触发器在加到它的时钟输入端上的信号出现第一边缘时存储加到它的数据输入端上的信号的值。在加到时钟输入端的信号出现下一个边缘时，所存储的值传送给D触发器的输出端。在一些变型中，所述装置可以设计成需要加到时钟输入端上的信号多于两个边缘才将D触发器的数据输入端上的信号“传送”给输出端。这例如是在采用所谓的主从触发器结构时的情况。
如在权利要求1中所给出和上面所指出的本发明允许以不同的方式实现。
在本发明的实施例中，这种输入电路包括一个第二触发器(DFF1)，数据信号加到第二触发器的数据输入端上，而时钟信号加到第二触发器的时钟输入端上。
这个实施例在必须使单个数据信号与一个本地时钟信号有合适的相位关系时是有优势的，其中这单个信号可以来自一个不受还控制上面所提到的多路复用器或脉冲整形器件的主控时钟控制的数据源。这个实施例还可用于第二触发器只用于脉冲整形的情况。
在本发明的一个实施例中，数据输入信号在使用中由一个数据源的输出数据提供，这个数据源配置成按照输入给数据源的调整信号控制输出数据的相位，由锁定环路将调整信号提供给数据源。
这个实施例在提供数据输入信号的数据源加有来自一个还为本发明的装置提供时钟信号的主控时钟产生器的时钟信号的情况下特别有用。由于通常数字信号的数据源各需要一个时钟信号，因此这个实施例可用于数据源位于离本地时钟产生器有一段距离(所述距离允许为数据源提供主控时钟产生器的时钟信号)的情况。在这种情况下，数据源是锁定环路或反馈控制装置的一部分。数据源提供的数据信号的相位由传送给数据源的时钟信号调整。
在本发明的一个实施例中，锁定环路配置成调整加到第二触发器的时钟输入端的时钟信号的相位。
在这种情况下，数据通路内的触发器用来调整相位。没有必要对加到提供控制输出信号的触发器的数据输入端上的时钟信号也在相位上进行调整。
在本发明的一个实施例中，锁定环路配置成调整加到触发器的数据输入端上的时钟信号的相位。
这个实施例可以用于数据源在相位上不能用一个从所介绍的独创性器件的主控时钟信号通过相移得出的时钟信号进行控制的情况。
在本发明的一个实施例中，锁定环路包括一个可控移相器(因此是一个延迟锁定环)，并且配置成调整加到触发器的数据输入端上的时钟信号的相位。
这是上面刚讨论过的还配置有一个移相器因此提供一个DLL的
实施例。
在本发明的一个实施例中，多路复用器具有多个加有数据信号的数据输入端、一个数据输出端和一个时钟输入端，其中一个所述数据信号加到触发器的时钟输入端上，而时钟信号加到多路复用器的时钟输入端上。
在这个实施例中，不提供前面提到的第二触发器。多路复用器除了它的多路复用功能还可以作为一个脉冲整形器件进行工作。这种脉冲整形经常是多路复用器的一个正规功能。然而，特别是在上面提到的比特频率区域(10Gbit/s或者更高)，通常最好有专用的脉冲形成器件(例如触发器)。
在这种情况下，多路复用器可以接在一个脉冲形成器件后，如在本发明的一个实施例中的情况，其中多路复用器具有多个要加有数据信号的数据输入端、一个数据输出端和一个时钟输入端，其中提供了若干用于多个数据信号的第二触发器，所述第二触发器的数目与多路复用器的数据输入端数相应，而多路复用器的时钟输入端上加有一个时钟信号。
本发明还涉及一种执行上面所讨论的这些步骤的方法，这种用时钟信号对数据信号进行相位控制的方法包括：用数据信号的边缘扫描时钟信号，根据扫描结果得出一个控制信号，用这个控制信号调整数据信号与时钟信号之间的相位关系。
这种方法的优点与上面提到的优点相应。
附图说明
本发明的其他特色和优点可以从下面结合示出本发明的实质性特征的附图对本发明的优选变型和实施例所作的说明以及权利要求书清楚地看出。在本发明的实施例中，可以分别或以任何组合形式实现各个特色功能。在这些附图中：
图1为本发明的一个基本线路的方框图；
图2为调整一个数字信号的相位的实施例的方框图；
图3为调整两个数据源的数字信号的相位的实施例的方框图；
图4为多路复用器4∶1的原理图；以及
图5为时钟信号和数据信号的时间关系图。
具体实施方式
在图1中，配置了一个触发器1和一个第二触发器3。这两个触发器在这个例子中都是D触发器，因此标为DFF。每个触发器都有一个数据输入端Din、一个数据输出端Dout和一个时钟输入端Clin。数据输入信号D加到第二触发器3的数据输入端上和触发器1的时钟输入端上。时钟信号CL加到第二触发器3的数据输入端上和触发器1的数据输入端上。
触发器1的输出端接到积分器(I)5上。在图1这个电路系统中，触发器1执行数据信号对时钟信号的扫描。结果是一个具有D.C.电压成分的波形。D.C.电压成分的值取决于时钟信号与数据信号之间的相位关系。积分器5在它的输出端提供这个D.C.电压，它在本发明的这些实施例中用作控制信号。
在图1中，数据信号与时钟信号之间的相位关系仅由触发器1确定。因此，对于这个功能，触发器3不是必需的。在图1中，触发器3可以用来对数据信号进行脉冲整形。
图2包括图1中所示的这些器件和其他一些器件。数据源5提供数字数据D。主控时钟产生器7将一个时钟信号加到一个可调移相器9的输入端上。积分器5的输出信号接到移相器9的控制输入端上。移相器9的输出端将时钟信号CL发给触发器1和3。虽然数据源5为了它的校正起见加有一个时钟信号，但它不与图2中的主控时钟产生器7连接。图2这个电路系统配置成使得加到触发器3的时钟输入端的时钟信号相对数字数据处于这样一种相位关系，即为了进行脉冲整形，由触发器3以不恶化脉冲波形的方式接通数字信号。
图2这个电路系统执行闭环控制。在这个实施例中，它是一个锁定环路。由于有移相器9，因此它是一个延迟锁定环(DLL)。数据源5不是控制回路的一部分。
在图3这个实施例中，与图2相比，有些器件加倍配置。此外，还配置了一些附加器件。配置有两个数据源5′和5″，与触发器1′、1″和第二触发器3′、3″连接。触发器1′和3′加有一个直接来自主控时钟产生器(MCL)7的时钟信号。触发器1″和3″加有分别经固定相位延迟19′和19″的时钟信号。数据源5′和5″加有来自主控时钟产生器7的时钟信号。主控时钟产生器7分别通过可调移相器9′和9″接到相应数据源的时钟输入端上。这两个移相器的控制输入端如图2中那样与接到触发器1′和1″输出端上的积分器的输出端连接。在这个实施例中，数据源5′和5″是闭环控制的一部分。第二触发器3′和3″仅用于脉冲整形。它们的输出信号分别加到多路复用器(MUX)20的输入端上。为了保证第二触发器3′和3″的输出信号在不同的时间到达多路复用器20，配置了固定移相器19′。还要求将数据源5″控制成使它与所要求的到达多路复用器20的时间同步提供它的数据信号。为此，配置了固定移相器19″，将它插在主控时钟产生器7和触发器1″的数据输入端之间。这两个固定移相器19′和19″在相同的方向上执行同样的相移或时间延迟。
在图3这个例子中，数据源传送速度为10Gbps左右的数据信号。多路复用器20将两路信号合并成一路频率为20Gbps左右的组合信号。
图4示出了4∶1多路复用器的已知原理。它包括三个开关器件，各将两个输入信号加到一个输出端上。图1中最右边的这个开关器件通常是开关速度最高的器件。
在图5的时序图中，示出了时钟信号和数据信号的相对相位。箭头标示在数据触发器3内采样操作的时刻(箭头向下)和在鉴相触发器1内采样操作的时刻(箭头向上)。
这些触发器在时钟输入端的信号正跃变时对数据输入端上的输入信号进行采样。因此，数据触发器(图1中的触发器3)在码元脉冲的中部对输入数据信号采样(见图5中向下的箭头)。鉴相触发器(图1中的触发器1)在负时钟跃变时对输入的时钟信号采样(见图5中向上的箭头)。如果时钟信号到达得早，DFF1就产生一个“低电平”输出信号。如果时钟信号到达得迟，DFF1就产生一个“高电平”输出信号。
为了简化说明，在图3的说明中只对一个多路复用器2∶1作了说明。然而，本发明也可用来形成适合多路复用器4∶1的电路系统，将四路频率各为10Gbps左右的信号合并成一路频率为40Gbps左右的组合数据信号。为此，图3所示的电路系统必须予以修改，以便为多路复用器4∶1提供相互具有正确的时间顺序的输入信号。

Claims (9)

1.一种包括一个触发器(DFF2)的用一个时钟信号对一个数据输入信号进行相位控制的输入电路，特别是用于多路复用器，其中数据信号加到触发器的时钟输入端上而时钟信号加到触发器的数据输入端上，其中触发器的数据输出用作一个锁定环路的控制信号。
2.按照权利要求1所述的输入电路，所述输入电路还包括一个第二触发器(DFF1)，其中数据信号加到第二触发器的数据输入端上，而时钟信号加到第二触发器的时钟输入端上。
3.按照权利要求1所述的输入电路，数据输入信号在使用中由一个数据源的输出数据提供，其中所述数据源配置成按照输入给数据源的调整信号对输出数据的相位进行控制，所述锁定环路将调整信号传送给数据源。
4.按照权利要求2所述的输入电路，其中所述锁定环路配置成调整加到第二触发器的时钟输入端上的时钟信号的相位。
5.按照权利要求4所述的输入电路，其中所述锁定环路配置成调整加到触发器的数据输入端上的时钟信号的相位。
6.按照权利要求4所述的输入电路，其中所述锁定环路包括一个可控移相器(因此是一个延迟锁定环)，并且配置成调整加到触发器的数据输入端上的时钟信号的相位。
7.一种带有一个按照权利要求1所述的输入电路的多路复用器，所述多路复用器具有多个要加有数据信号的数据输入端、一个数据输出端和一个时钟输入端，其中一个所述数据信号加到触发器的时钟输入端上而时钟信号加到多路复用器的时钟输入端上。
8.一种带有一个按照权利要求2所述的输入电路的多路复用器，所述多路复用器具有多个要加有数据信号的数据输入端、一个数据输出端和一个时钟输入端，其中配置了用于多个数据信号的多个第二触发器，所述第二触发器的数目与多路复用器的数据输入端数相应，而多路复用器的时钟输入端加有一个时钟信号。
9.一种用一个时钟信号对一个数据信号进行相位控制的方法，所述方法包括：用数据信号的边缘扫描时钟信号，根据扫描结果得出一个控制信号，用这个控制信号调整数据信号与时钟信号之间的相位关系。
CNA031472923A 2002-07-12 2003-07-11 带dll鉴相器的多路复用器输入电路 Pending CN1472886A (zh)

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