CN1463499A - 用于互补编码器/译码器的方法和设备 - Google Patents

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CN1463499A CN02801978A CN02801978A CN1463499A CN 1463499 A CN1463499 A CN 1463499A CN 02801978 A CN02801978 A CN 02801978A CN 02801978 A CN02801978 A CN 02801978A CN 1463499 A CN1463499 A CN 1463499A
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Abstract

本发明阐述通过使用包含1和0在内的码字对比特流编码和译码的方法和设备。通过改变比特流，使得经过改变的比特流内包含不同的1和0的组合，而实施编码器。然后，对经过改变的比特流和原始比特流进行编码、发送和译码。译码器通过倒转由该改变所造成的影响，而解释该不同的比特流。

Description

用于互补编码器/译码器的方法和设备
本发明总体涉及到通信系统，并且更加具体而言，涉及到用于对比特消息进行编码和/或译码的方法和设备。
数字网络通常包括对被发送信号的比特流调制。尽管其有效性不断增加，但是数字网络还是容易受到例如来自建筑物、树木、车辆、电子源、磁源等的噪声的影响。典型地，在调制和发送之前需要对数字消息进行编码，并且在接收和解调的基础上进行译码。编码数字消息通常被聚成一个或多个比特，构成一个符号。符号被用于选择一个高频正弦电磁波(EM)，该电磁波已经被标明为表示该符号。通常被用于通过高频正弦波发送符号的技术要按照指定方式，去改变波的振幅、频率和/或相位。因此，可以利用包含预定振幅、频率和/或相位的波形表示一个符号，即预定的比特模式。
通过以这种方式发送数字消息，便可能恢复由于传输中的噪声而造成的某些错误。然而，错误的恢复要取决于如下事实，即0和1基本上是随机分布。不幸地是，如果消息中包含大量的0，则编码器和译码器的性能通常都会较差。而且，传输过程中一相同符号的序列也可以使得其它纠错功能环路失效，例如同步环路、自动增益控制环路以及类似的环路，其原因在于上述功能环路可能需要前一个和下一个接收符号之间的差值信息，才能正常执行其功能。
因此，需要一种用于传输包含大量的0在内的数字消息的方法和设备。
本发明提供用于对比特流进行编码和/或译码的方法和设备，使得编码比特流内包含0和1。通过如下方式来完成编码过程：提供不同版本的比特流(即包含不同的相应比特值序列)作为多个编码器的输入。类似地，通过解释译码器输入内不同的版本，来完成译码过程。
为了更加完整地理解本发明及其好处，现在参考随后的详细描述并且考虑附图，附图中：
图1是体现本发明特征的网络环境的框图；
图2是说明本发明的一个实施例的框图，其中在编码之前对比特流应用1求反器；
图3是说明本发明的一个实施例的框图，其中利用递归系统卷积编码器对比特流进行编码；
图4是说明图3内所给出的编码器的状态转移格状图；以及
图5说明本发明的一个实施例的框图，其中对比特流进行译码。
在随后的讨论中，给出各种特定细节，可以为本发明提供完整的理解。然而对于本领域的技术人员来说，即使不采用这些特定细节，也同样可以实现本发明。在另一实例中，公认已知的元素已经在概要或框图内加以说明，以避免非必需细节使本发明模糊。此外在多数情况下，有关电信和类似领域内的细节已经被尽量省略，因为对于完整理解本发明来说，这些细节被认为是不需要的，而且认为相关领域内的普通技术人员都已经具备这些知识。
还要注意的是：除非特别指出，在此描述的所有功能都可以被实施为硬件或软件，或者两者组合的形式。然而在预定实施例中，除非特别指出，这些功能都是由例如计算机或电子数据处理器等的处理器，根据代码(例如计算机程序代码、软件)以及/或者被编码执行这种功能的集成电路来执行的。
通过参考图1-5中描述的实施例，可以最佳地理解本发明的原理及其好处。
参考图1，参考数字100总地表示体现本发明特征的通信网络的一部分。特别的是，通信部分100内包含被配置去接受源比特流110，并且向调制器116提供发送的码字114的编码器112。源比特流通常被组织成一个或多个帧，每个帧内包含一个或多个比特。典型地，源比特流被组成包含几百或几千个比特在内的帧。
调制器116是数字调制器，例如正交调幅(QAM)、脉冲调幅(PAM)、脉冲编码调制(PCM)、差分脉冲编码调制(DPCM)、相移键控(PSK)、差分相移键控(DPSK)、交错正交相移键控(OQPSK)、差分正交相移键控(π/4-QPSK)、高斯滤波最小移频键控(GMSK)以及类似的方式，该调制器被配置按照传输功能120的指示，把被发送码字114转换为可以被传输的发送调制信号118。
配置传输功能120，经过无线或有线技术传输以发送的调制信号118，导致接收调制信号122。信号经过无线或有线技术的传输是本领域技术人员公认已知的知识，因此在此不必更加详细地讨论，除非在描述本发明的范围内有需要。
把接收到的调制信号122提供给被配置用于把接收调制信号122转换为接收码字126的解调器124。提供已接收的码字126，作为被配置把接收码字118转换为接收比特流130的译码器128的输入。
编码器120和/或译码器128可以由单独设备构成，一个包含编码器和/或译码器的设备，例如发射机、接收机、移动电话以及类似设备，或者用于一个设备的模块，例如发射机、接收机、移动电话以及类似设备中的组件。这样，本发明应该被理解为包括可以是单独编码器和/或译码器的设备，包含编码器和/或译码器在内的设备以及包含编码器和/或译码器在内的模块等。
应该注意的是，发送调制信号118的传输功能120内的噪声会使接收的已调制信号122与发送的调制信号118不同。这样所造成的结果就是，解调信号(即接收码字126)不同于被发送码字114。因此，编码器112和译码器128最好被配置成利用一种帮助减小噪声的影响并且有助于误差恢复的机制。本行业内特别有用并且通常使用的一种机制就是利用递归系统卷积(RSC)编码技术的Turbo(涡轮)编码器/译码器。尽管在其余讨论中假设并且给出使用RSC turbo编码器和译码器的实例，但是RSC turbo编码器和译码器仅仅被用于示范目的，而且本发明不应该被限制于使用RSC turbo编码器和译码器。尽管其它编码技术，例如汉明码、格雷码、Reed-Muller码、Bose Chaudhuri和Hocquenghem(BCH)码、Reed-Solomon码、Fire码、卷积码以及类似编码方法都可以被用于本发明，但是研究已经表明：包含RSC编码技术的turbo编码器的性能通常要优于其它各种方案，因此它是优选的方法。通过阅读本发明，可选编码器/译码器方法的应用和操作对本领域的普通技术人员来说是很明显的，并且相应地被包含在本发明的覆盖范围内。
图2中示范说明了体现本发明特征的编码器112(图1)的一个实施例，即1/5比率的turbo编码器，即每1个输入比特生成5个输出比特。尽管上面提到本发明可以使用其它的编码器，但是为了简明，还是针对turbo编码器进行说明。
编码器112内通常包含把系统比特复用到来自两个或多个构成编码器中的每个编码器的两个比特，其中编码器优选地利用递归系统卷积(RSC)编码技术。特别地，编码器112被配置成包含第一构成编码器210和第二构成编码器212，随后参考图3更加详细地描述每个编码器。
第一构成编码器210最好接受源比特流110(图1)作为输入。第一构成编码器210通常接受比特流，并且输出两个比特，即第一构成编码器(CE1)的第一比特214和CE1第二比特215，它们也被认为是源比特流110内的每个比特的校验比特。
为了防止第一构成编码器210和第二编码器212生成相同的结果，并且提供额外的噪声保护，第二构成编码器212最好接受经过修改的源比特流110。第二构成编码器212最好被配置成在源比特流110已经由编码1求反器222编码以及由编码交织器224交织(即源比特流110的顺序基本上是随机的)之后，再接受源比特流110作为输入，并且提供第二构成编码器(CE2)第一比特216和CE2第二比特217作为输出。
编码1求反器222被配置去执行1补码功能，即把1变为0，把0变为1。随后参考图3可以看到，第二构成编码器212要求输入一个或多个1，以生成非零的输出。编码1求反器222执行如下操作：以基本随机的方式，在被发送的码字114内插入1，由此限制基本为全0的传输，而全0的比特流很难从噪声导致的译码误差中恢复。如随后的实例，全0的比特流被转换为包含1和0的被发送码字114。
如上所述，编码1求反器222可以被其它功能所代替，它能够改变比特流使相应的比特值不同，例如差分编码器(输出等于当前比特与前一比特的异或的逆)。1求反器222以及差分编码器的目的在于为至少两个编码器提供两种不同版本的比特流。可以利用任意提供这种特性的功能。然而应该注意到，对译码器128应该做出相应地修改。
配置编码交织器224，使得每一帧内的源比特流110的顺序能够基本随机化，以减小传输过程中突发错误的影响。一般来讲，传输中的噪声影响一系列连续比特，即突发错误，这种错误比遭到破坏的非连续比特更加难以恢复。编码交织器224识别出这种现象，并且当接收之后对比特重新排序时，通过改变比特的顺序，使得突发错误破坏的连续比特能够被分布在非连续比特中，而努力去分散噪声的影响，随后参考图5进行讨论。
通过上述实例，对于一组按顺序为0、1、2、3、4和5的6个比特，编码交织器224可以重新对该比特排序，按照2、5、3、1和4的顺序进行发送。破坏两个连续比特(例如5和3)的突发错误在接收之后，被重新排到其原始的比特位置，由此可以把突发错误分散到非连续比特中，从而限制噪声对非连续比特的影响，并且提高恢复该被破坏比特的可能性。编码交织器224的设计尤其要取决于数据块的大小以及预计的信号噪声比等等。对本领域的普通技术人员来说，交织器的应用和设计是公认已知的，因此在此不再进一步详细讨论，除非在描述本发明的范围内有需要。
复用器230被配置去接受系统比特213(该比特是来自源比特流110的原始、未经过修改的比特)、CE1第一比特214、CE1第二比特215、CE2第一比特216，CE2第二比特217，作为输入，并且输出被发送码字114。最好利用直接的按比特级连算法或凿孔算法，把比特复用在一起。按比特级连算法针对输入比特流内的每个比特，顺序地把系统比特213、CE1第一比特214、CE1第二比特215、CE2第一比特216和CE2第二比特217级连。
或者，凿孔算法通过减少码字114内的比特数量，可以被用于去获得额外的效率。对本领域的普通技术人员来说，凿孔操作是公认已知的，因此在此不再进一步详细讨论，除非在描述本发明的范围内有需要。
如本领域的技术人员通过阅读本发明所理解的，在此仅仅是通过实例给出编码器112，并且无论如何都不应该被解释为限制本发明。例如，附加构成编码器可以被用于去提供附加的数据恢复，编码1求反器可以被实施在其它位置上，例如结合该第一构成编码器210，编码1求反器222与编码交织器224的位置可以颠倒，以及类似的变化等等。然而应该注意到，做出这种修改会要求在图5所示的译码器内也做出相应的修改，通过阅读本发明，这种修改对本领域的技术人员来说是非常明显的。
图3中说明实施参考图2在上面讨论的第一构成编码器210的一种方法。第一构成编码器210还可以被用作图2的第二构成编码器212。
第一构成编码器210中最好包含带有3个存储器的RSC编码器，如图所示。仅仅出于示范的目的来说明RSC编码器，并且无论如何不应该被理解为限制本发明。通过阅读本发明，对于本领域的技术人员非常明显：递归或非递归、卷积或分组编码器的其他设计都是可用的并且可以结合本发明使用，因此被包含在本发明的覆盖范围之内。
第一构成编码器210一般配备有3个存储器，即第一存储器310、第二存储器312以及第三存储器314，它们也被称作时延和/或移位寄存器。第一构成编码器210还被配置在编码中引入递归的特征，即把第二存储器312的取值与第三存储器314的取值的异或结果316应用到与输入比特的异或318当中。
第一构成编码器210的输出中包含第一比特320(例如CE1第一比特214和/或CE2第一比特216)以及第二比特322(例如CE1第二比特215和/或CE2第二比特217)。第一比特320最好是异或318的结果、第一存储器310和第三存储器314进行异或324所得到的结果，而且第二比特322最好是异或318的结果、第一存储器310、第二存储器312和第三存储器314进行异或324所得到的结果。
图4是由第一构成编码器210(图3)所说明的RSC编码技术的格状示意图，并且被提供以进一步理解在第一构成编码器210(图3)内说明的RSC编码技术。格状示意图400说明从当前状态410到新状态412的转移的状态图。与每个状态“S0”-“S7”相关的是包含3个比特值的状态取值414，分别表示第一存储器310、第二存储器320和第三存储器314的状态。每个可能的转移都由实线或打点线指示。打点线表示输入比特为“1”时，从当前状态410到新状态412的转移，在线标号的正斜线之前由“1”标识，而且实线表示输入比特为“0”时，从当前状态410到新状态412的转移，在线标号的正斜线之前由“0”标识。
每个线标号的正斜线之后还包含两个比特。第一比特表示来自构成编码器的第一比特，例如图2中的CE1第一比特214和/或CE2第一比特216。第二比特表示来自构成编码器的第二比特，例如图2中的CE1第二比特215和/或CE2第二比特217。
例如，如果当前状态是“S0”，则如“S0＝000”的状态值414所示，第一存储器310、第二存储器312和第三存储器314中都包含“0”。当在当前状态410“S0”中时，如果输入比特是“0”，则如当前状态410“S0”和新状态412“S0”之间的实线所示，第一构成编码器210的第一比特和第二比特的输出都会是“0”。注意到，由于输入比特是“0”，并且RSC编码器的第一和第二比特输出也都是“0”，因此直线标号为“0/00”。转移到新状态412“S0”之后，如状态值“S0＝000”所示，第一存储器310、第二存储器312和第三存储器314的取值分别是“000”。
然而当当前状态410是“S0”时，如果系统比特是“1”，则如当前状态410“S0”与新状态412“S4”之间的打点线所示，第一构成编码器210的第一比特320和第二比特322都是“1”。注意到，由于输入比特是“1”，并且第一构成编码器210的第一比特320和第二比特322的输出也都是“1”，因此直线标号为“1/11”。转移到新状态412“S4”之后，如状态值“S4＝100”所示，第一存储器310、第二存储器320和第三存储器314的取值分别是“100”。
图5中说明实施参考图1讨论的译码器128的一种方法。译码器128中最好包含图5所示的turbo译码器。特别是，参考数字128表示是被用于按照图2-4所描述的turbo编码器的编码方法，对接收码字126进行译码的turbo译码器。基于最大后验概率(MAP)算法的turbo译码器仅仅出于示范的目的，并且无论如何不应该被解释为限制本发明。通过阅读本发明，对于本领域的技术人员非常明显：还可以利用其它例如对数MAP、最大对数MAP、软输出维特比算法(SOVA)以及类似算法等译码器设计，因此它们也被包含在本发明的覆盖范围之内。
如随后更加详细地讨论的，译码器128内一般包含以迭代方式串行操作的第一译码器512和第二译码器518。第一译码器512的输出即Le(12)，是到第二译码器518的输入之一，而且第二译码器518的输出即Le(21)，也是第一译码器512的输入之一。第一译码器512负责对由第一构成编码器210(图2)编码的比特进行译码，而且第二译码器518负责对由第二构成编码器212(图2)编码的比特进行译码。
译码器128内包含解复用器510，被配置把接收码字126(图1)解复用为5个比特，即接收到的系统比特502、接收到的第一译码器(D1)第一比特504、接收到的D1第二比特506、接收到的第二译码器(D2)第一比特508以及接收到的D2第二比特510，它们分别对应于系统比特213、CE1第一比特214、CE1第二比特215、CE2第一比特216以及CE2第二比特217。
第一译码器512被配置去接受该接收的系统比特502、D1第一比特504和D1第二比特506作为输入。除了上述列出的三个输入之外，第一译码器512还被配置去接收似然的自然对数作为输入，该接收到的系统比特502是1(-Le(21))，其中符号“(21)”表示该取值是发送到第一译码器的第二译码器的结果，并且类似地，“(12)”表示是发送到第二译码器的第一译码器的结果。(-Le(21))被初始化为零，并且随后参考符号反相器526更加详细地讨论。
第一译码器512可以是能够为所选择的编码器类型提供满意结果的任意译码算法。例如，为图2-4所示的turbo编码器采用的适当译码技术可以是MAP、SOVA、对数MAP、最大对数MAP以及类似算法等。对于本领域的技术人员来说，译码技术是公认已知的，而且通过阅读本发明，译码技术与本发明的相互作用也是非常明显的。
第一译码器512最好以特定比特是1的似然的自然对数形式提供输出。特别是，第一译码器512的输出可以由下式给出：
Figure A0280197800171
其中：
p[接收到的系统比特＝1]是接收到的系统比特502等于1的概率；以及p[接收到的系统比特＝0]是接收到的系统比特502等于0的概率。
因此，如果接收到的系统比特502是1的概率较大，则Le(12)就为正值，而如果接收到的系统比特是0的概率较大，则为负值。
如上所述，第一译码器512的输出值被送到第二译码器518作为输入。然而，必须对该值进行调整以适应编码1求反器222(图2)和编码交织器224(图2)。如图2所示，第一构成编码器210接收作为输入的比特既未交织，又未反向(即对1求补)。然而，第二编码器212接收作为输入的比特由编码交织器224重新排序并且由编码1求反器222反向。
因此现在反过来参考图5，第一译码器512的输出必须被第一译码交织器514重新排序，并且由符号反相器516进行符号求反。经过第一译码交织器514以及符号反相器516所得到的结果就是：按照与D2第一比特508和D2第二比特510相同的方式排序，接收到的系统比特502为0的概率。
类似地，接收到的系统比特502必须被调整，以按照用于生成D2第一比特508和D2第二比特510相同的顺序和相同的反向表示去提供该比特(即复制到达第二构成编码器212的输入(图2))。结果是，第二译码交织器520和译码1求反器522被用于接收到的系统比特502。
因此，第二译码器518的输入中包含(-Le(12))、重新排序和比特反向的接收系统比特502、D2第一比特508和D2第二比特510。第二译码器518的操作如参考第一译码器512所述的。
第二译码器518最好以特定比特是1的似然自然对数形式提供输出。注意到，由于有1求反功能，因此第二译码器518中，比特是1的概率较大实际上就是比特是0的概率较大。特别是，第二译码器518的输出可以由下式给出：
Figure A0280197800181
其中：
p[反向接收到的系统比特＝1]是应用译码1求反器522之后，接收系统比特502等于1，即实际等于0的概率；以及
p[反向接收到的系统比特＝0]是应用译码1求反器522之后，接收系统比特502等于0，即实际等于1的概率。
因此，如果接收到的系统比特502是0的概率较大，则Le(21)就为正值，而如果接收到的系统比特是1的概率较大，则为负值。
如上所述，第二译码器518的输出被送到第一译码器512作为输入。然而类似于Le(12)，考虑到1求反和交织功能，必须对输出Le(21)进行调整。因此，在被用作第一译码器512的输入之前，必须对第二译码器518的输出应用解交织器524和第二符号反相器526。
最好针对由判决单元528所确定的一次或多次迭代，对该接收比特的块执行以上描述的turbo译码器处理过程。处理过程最好执行8次迭代。或者配置判决单元528，以便尤其在概率、迭代间的变化等的基础上，去改变迭代的次数。确定迭代次数足够之后，译码器128输出该接收比特流130(图1)。
还应该注意的是，如果如上所述，使用差分编码器去替换编码1求反器222(图2)，则译码1求反器522也可以被差分译码器所替换。
通过实例，假设源比特流110包含42个0的流。假设不存在编码交织器224，在下表中说明编码器112的输出。第一行表示被发送的码字，其中按顺序包括系统比特213、CE1第一比特214、CE1第二比特215、CE2第一比特216和CE2第二比特217。第二行表示系统比特的取值，在该实例中全都为0。
第三行表示第一构成编码器210的输出，而且括号内是如图4所示的状态转移。注意到，当系统比特取值为0时，第一构成编码器210输出全0，而且状态转移总是从状态“S0”到状态“S0”。
第四行表示第二编码器212的输出，而且括号内表示如图4所示的状态转移。注意到，由于1补码操作，因此输出并不总是为0。42个0的输入流中将会重复该图样6次。
发送的码字 00011   00000   00010   00001   00000   00001   00011
系统比特 0   0   0   0   0   0   0
第一编码器 00(S0到S0)   00(S0到S0)   00(S0到S0)   00(S0到S0)   00(S0到S0)   00(S0到S0)   00(S0到S0)
第二编码器 11(S0到S4)   00(S4到S6)   10(S6到S3)   01(S3到S5)   00(S5到S2)   01(S2到S1)   11(S1到S0)
因此，如果调制器116(图1)在每个循环内发送5个比特，则一个0就会被指配四种不同的取值，即0、1、2和3。通过选择发送与编码器比率(该实例为1/5)不同比特数量的调制器116，可以得到其它的变化，例如每个脉冲内发送6个比特的64QAM调制。
例如，随后的字符串中包含上述级连在一起，并且被分割为6个比特块的比特模式，如果1/5比率turbo编码器与64QAM一起使用，就是这种情况。
    000110|000000|010000|010000|000001
    000110|001100|000000|100000|100000
    000010|001100|011000|000001|000001
    000000|000100|011000|110000|000010
    000010|000000|001000|110001|100000
    000100|000100|000000|010001|100011
    000000|001000|001000|000000|100011
为了便于比较，随后的数字字符串可以利用其等效十进制数来代替二进制字符串。
    6| 0|16|16| 1
    6|12| 0|32|32
    2|12|24| 1| 1
    0| 4|24|48| 2
    2| 0| 8|49|32
    4| 4| 0|17|35
    0| 8| 8| 0|35
因此，本发明内阐述的1补码编码器/译码器的使用可以导致在利用64QAM的系统中使用14种不同的符号(即脉冲)，即0、1、2、4、6、8、12、16、17、24、32、35、48和49。
可以理解到，本发明可以呈现为多种形式和实施例。相应地，以上叙述中可以做出若干变换，而没有脱离本发明的精神实质或覆盖范围。例如，可以利用不同的编码方案，为多个编码器提供不同版本的比特流。
参考其特定优选实施例描述本发明之后，应该注意到所阐述的实施例是说明性的，而本质上不是限制性的，而且在上述公开阐述内容中考虑了多种变体、修改、变化以及替换，并且在某些情况下，可以采用本发明的某些特征，而不必相应地使用其它特征。在上述优选实施例描述的基础上，对于本领域的技术人员来说，多个这种变化和修改都可以被认为是明显并且是期望的。相应地，应该理解：附加的权利要求应以广义地、并且以与本发明的覆盖范围一致的方式解释。

Claims (35)

1.一种用于对第一比特流(110)编码的编码器(112)，其中包含：
用于根据该第一比特流(110)生成(222)第二比特流的装置，该第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；以及
用于对第二比特流编码(212)的装置。
2.权利要求1的编码器(112)，其中用于编码(212)的装置中包含一个构成编码器。
3.权利要求1的编码器(112)，其中用于生成(222)第二比特流的装置内包含1求反器和差分编码器中的至少一个。
4.一种用于对第一比特流(110)编码的编码器(112)，其中包含：
用于根据该第一比特流(110)生成(222)第二比特流的装置，该第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
用于为该第一比特流(110)内的每个比特生成(210)第一比特(214)和第二比特(215)的装置；以及
用于为第二比特流内的每个比特生成(212)第三比特(216)和第四比特(217)的装置。
5.权利要求4的编码器(112)，其中用于生成(222)第二比特流的装置内包含1求反器和差分编码器中的至少一个。
6.一种用于对第一比特流(110)编码的编码器(112)，其中包含：
用于为该第一比特流(110)内的每个比特生成(210)第一编码器第一比特(214)和第一编码器第二比特(215)的装置；
用于根据该第一比特流(110)生成(222)第二比特流的装置，该第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
用于为第二比特流内的每个比特生成(212)第二编码器第一比特(216)和第二编码器第二比特(217)的装置；以及
用于复用(230)第一比特流(110)、第一编码器第一比特(214)、第一编码器第二比特(215)、第二编码器第一比特(216)和第二编码器第二比特(217)的装置。
7.权利要求6的编码器(112)，其中用于生成(210)第一编码器第一比特(214)和第一编码器第二比特(215)的装置内包含一个构成编码器。
8.权利要求6的编码器(112)，其中用于生成(212)第二编码器第一比特(216)和第二编码器第二比特(217)的装置内包含一个构成编码器。
9.权利要求6的编码器(112)，其中用于生成(222)第二比特流的装置内包含1求反器和差分编码器中的至少一个。
10.权利要求6的编码器(112)，其中还包括用于交织(224)第一比特流(110)和第二比特流之中至少一个比特流的装置。
11.一种用于对第一比特流(110)编码的方法，其中包含：
接收第一比特流(110)；
利用第一编码器(210)对第一比特流(110)编码，为第一比特流内的每个比特生成第一编码器第一比特(214)和第一编码器第二比特(215)；
根据第一比特流(110)生成第二比特流，第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
利用第二编码器(212)对第二比特流编码，为第二比特流内的每个比特生成第二编码器第一比特(216)和第二编码器第二比特(217)；以及
复用第一比特流(110)、第一编码器第一比特(214)、第一编码器第二比特(215)、第二编码器第一比特(216)和第二编码器第二比特(217)。
12.权利要求11的方法，其中还包括生成重新排序的比特流，以改变第一比特流(110)和第二比特流之中至少一个比特流中的比特顺序。
13.权利要求11的方法，其中生成第二比特流的步骤中包括1求反器和差分编码器中的至少一个。
14.一种用于对第一比特流(110)编码的方法，包含：
接收第一比特流(110)；
利用第一编码器(210)对第一比特流(110)编码，为第一比特流(110)内的每个比特生成第一编码器第一比特(214)和第一编码器第二比特(215)；
根据第一比特流(110)生成第二比特流，第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
根据第二比特流生成交织的比特流；
对该交织的比特流编码，为该交织比特流内的每个比特生成第二编码器第一比特(216)和第二编码器第二比特(217)；以及
复用第一比特流(110)、第一编码器第一比特(214)、第一编码器第二比特(215)、第二编码器第一比特(216)和第二编码器第二比特(217)。
15.权利要求14的方法，其中对第一比特流(110)编码的步骤中还包括利用构成编码器，生成第一编码器第一比特(214)和第一编码器第二比特(215)。
16.权利要求14的方法，其中对该交织的比特流编码的步骤中还包括利用构成编码器，生成第二编码器第一比特(216)和第二编码器第二比特(217)。
17.权利要求14的方法，其中生成第二比特流的步骤中包括1求反器和差分编码器中的至少一个。
18.一种用于对接收的比特的第一比特流(502)译码的译码器(128)，其中包含：
用于把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前迭代得到的、对应的接收比特是1的第二概率值流转换为对应的接收比特是1的第一概率值流的第一译码装置(512)；
用于反转第一概率值流的符号的第一符号反相装置(516)；
用于根据第一比特流(502)生成(522)第二比特流的装置，第二比特流具有一个或多个不同于第一比特流(502)的对应比特值；
用于把第一概率值流、第二比特流、第二译码器第一比特流(508)、以及第二译码器第二比特流(510)转换为第二比特流的对应比特是0的第二概率值流的第二译码装置(518)；以及
用于反转第二概率值流的符号的第二符号反相装置(526)。
19.权利要求18的译码器(128)，还包括用于对第一比特流(502)和第二比特流之中至少一个比特流重新排序的交织装置(520)。
20.权利要求18的译码器(128)，其中用于生成(522)第二比特流的装置中包含1求反器和差分编码器当中的至少一个。
21.一种用于对接收的比特的第一比特流(502)译码的译码器(128)，其中包含：
用于把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前迭代得到的、对应的接收比特是1的第二概率值流转换为对应的接收比特是1的第一概率值流的第一译码装置(512)；
用于把概率值流重新排序为第二译码器所要求顺序的第一译码交织装置(514)；
用于反转第一概率值流的符号的第一符号反相装置(516)；
用于把接收的比特流重新排序为第二译码器(518)所要求顺序的第二译码交织装置(520)；
用于生成(522)重新排序比特的第二比特流的装置，第二比特流具有一个或多个不同于由第二译码交织装置(520)所生成的重新排序比特的对应比特值；
用于把第一概率值流、第二比特流、第二译码器第一比特流(508)、和第二译码器第二比特流(510)转换为第二比特流的对应比特是1的第二概率值流的第二译码装置(518)；
用于对第二概率值流重新排序，使第二概率值流重新排序为第一译码器(512)所要求顺序的解交织装置(524)；
用于反转第二概率值流的符号的第二符号反相装置(526)；以及
用于允许确定该第二概率值流的一次或多次迭代的判决单元装置(528)。
22.权利要求22的译码器，其中用于生成(522)第二比特流的装置内包含1求反器和差分编码器当中的至少一个。
23.一种用于对接收的比特的第一比特流(502)译码的方法，其中包含：
把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前的迭代得到的第二概率值流转换为第一比特流(502)的对应比特是1的第一概率值流；
反转该第一概率值流的符号；
根据第一比特流(502)生成(522)第二比特流，第二比特流具有一个或多个不同于第一比特流(502)的对应比特值；
把第一概率值流、第二比特流、第二译码器第一比特流(508)以及第二译码器第二比特流(510)转换为第二比特流的对应比特是0的第二概率值流；
反转第二概率值流的符号；以及
重复上述步骤指定的迭代次数。
24.权利要求23的方法，其中还包括对第一比特流(502)和第二比特流之中至少一个比特流进行交织。
25.权利要求23的方法，其中生成第二比特流的步骤中包含1求反器和差分编码器中的至少一个。
26.一种对接收的比特的第一比特流(502)译码的方法，其中包含：
把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前迭代得到的、对应的接收比特是1的第二概率值流转换为第一比特流(502)内的对应比特是1的第一概率值流；
把该第一概率值流重新排序为第二译码器(518)所要求的顺序；
反转第一概率值流的符号；
把接收的比特的第一比特流(502)交织为第二译码器(518)所要求的顺序，生成重新排序的比特流；
生成重新排序比特的第二比特流，该第二比特流具有一个或多个不同于第一比特流(502)的对应比特值；
把第一概率值流、第二比特流、第二译码器第一比特流(508)以及第二译码器第二比特流(510)转换为1求反比特流的对应比特是0的第二概率值流；
对第二概率值流解交织，使第二概率值流重新排序为第一译码器(512)所要求的顺序；
反转第二概率值流的符号；以及
重复上述步骤指定的迭代次数。
27.权利要求26的方法，其中生成第二比特流的步骤中包含1求反器和差分编码器之中的至少一个。
28.一种表示比特流的信号(118)，其中针对该比特流的每个原始比特包含：
与原始比特相同的第一比特(213)；
表示由原始比特的一个或多个编码器进行编码得到的第一多个比特(214、215)；以及
表示由修改比特的一个或多个编码器进行编码得到的第二多个比特(216、217)，通过应用1求反器和差分编码器中的至少一个可以生成该修改比特，其中第一比特、第一多个比特以及第二多个比特被复用在一起。
29.一种包含用于对第一比特流(110)编码的编码器(112)在内的设备，其中包含：
用于根据第一比特流(110)生成(222)第二比特流的装置，第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
用于为第一比特流(110)内的每个比特编码(210)第一比特(214)和第二比特(215)的装置；以及
用于为第二比特流内的每个比特编码(212)第三比特(216)和第四比特(217)的装置。
30.权利要求29的设备，其中用于生成(222)第二比特流的装置内包含1求反器和差分编码器中的至少一个。
31.一种包含用于对第一比特流(110)编码的编码器(112)在内的设备，其中包含：
用于为第一比特流(110)内的每个比特生成(210)第一编码器第一比特(214)和第一编码器第二比特(215)的装置；
用于根据第一比特流(110)生成(222)第二比特流的装置，第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
用于为第二比特流内的每个比特生成(212)第二编码器第一比特(216)和第二编码器第二比特(217)的装置；以及
用于复用(230)第一比特流(110)、第一编码器第一比特(214)、第一编码器第二比特(215)、第二编码器第一比特(216)和第二编码器第二比特(217)的装置。
32.权利要求31的设备，其中用于生成(222)第二比特流的装置内包含1求反器和差分编码器中的至少一个。
33.一种包含用于对第一比特流(110)编码的编码器(112)在内的模块，其中包含：
用于为第一比特流(110)内的每个比特生成(210)第一编码器第一比特(214)和第一编码器第二比特(215)的装置；
用于根据第一比特流(110)生成(222)第二比特流的装置，第二比特流具有一个或多个不同于第一比特流(110)的对应比特值；
用于为第二比特流内的每个比特生成(212)第二编码器第一比特(216)和第二编码器第二比特(217)的装置；以及
用于复用(230)第一比特流(110)、第一编码器第一比特(214)、第一编码器第二比特(215)、第二编码器第一比特(216)和第二编码器第二比特(217)的装置。
34.一种包含用于对接收的比特的第一比特流(502)译码的译码器(128)在内的设备，其中包含：
用于把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前迭代得到的、对应的接收比特是1的第二概率值流转换为对应的接收比特是1的第一概率值流的第一译码装置(512)；
用于反转第一概率值流的符号的第一符号反相装置(516)；
用于根据第一比特流(502)生成(522)第二比特流的装置，第二比特流具有一个或多个不同于第一比特流(502)的对应比特值；
用于把第一概率值流、第二比特流、第二译码器第一比特(508)以及第二译码器第二比特(510)转换为第二比特流的对应比特是0的第二概率值流的第二译码装置(518)；以及
用于反转第二概率值流的符号的第二符号反相装置(526)。
35.一种包含用于对接收的比特的第一比特流(502)译码的译码器(128)在内的模块，其中包含：
用于把第一译码器第一比特流(504)、第一译码器第二比特流(506)、第一比特流(502)以及根据以前迭代得到的、对应的接收比特是1的第二概率值流转换为对应的接收比特是1的第一概率值流的第一译码装置(512)；
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