CN1445834A - 半导体器件和提供低衬底电容区域的方法 - Google Patents
半导体器件和提供低衬底电容区域的方法 Download PDFInfo
- Publication number
- CN1445834A CN1445834A CN03107305.0A CN03107305A CN1445834A CN 1445834 A CN1445834 A CN 1445834A CN 03107305 A CN03107305 A CN 03107305A CN 1445834 A CN1445834 A CN 1445834A
- Authority
- CN
- China
- Prior art keywords
- column
- semiconductor device
- cavity
- isolated area
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 239000000758 substrate Substances 0.000 title claims description 25
- 238000000034 method Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 title description 3
- 239000003989 dielectric material Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 23
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 3
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000011800 void material Substances 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 208000002925 dental caries Diseases 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000006213 oxygenation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000003344 environmental pollutant Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 231100000719 pollutant Toxicity 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种半导体结构(1)，其特征在于在半导体材料(10)上形成隔离区(5)。在隔离区下面在半导体材料中形成立柱(15)，其中该立柱用第一介电材料(20)覆盖，以形成空洞(16)。
Description
技术领域
本发明一般涉及半导体器件，并且更具体说，涉及具有在半导体管芯的低电容区域上形成的元件的集成电路。
背景技术
为了提供增强的功能和更高的频率特性，半导体技术持续将晶体管缩小为具有更小的尺寸。例如，无线通信设备通常在以超出5千兆的频率操作的模拟电路的同一管芯上使用包括高密度数字信号处理功能的集成电路。
但是，一些集成电路元件，如无源器件是不容易缩小的。这些器件具有相对高的寄生衬底电容，这通常限制集成电路整体的频率特性。例如，在不降低其品质因子或不把电感降低到一个不可接受的水平的情况下电感器是不容易减小的，并且由于需要把导线结头粘结在焊盘上，焊盘是不容易缩小的。
为降低无源集成电路元件的寄生电容，已经尝试了各种技术。这种技术之一是在低介电率材料上形成元件。但是，当前低介电率材料限制于膜厚度，该厚度太薄，则寄生电容不能有足够的降低。另一方法是在厚介电膜上形成元件，其中该厚介电膜中形成降低介电膜的整体介电率的空气间隙或空洞。然而，前面提到的带有这种空洞的膜在半导体衬底中引入相当大的应力，该应力降低集成电路的性能和可靠性。其他方案通过用仅有的有限体积产生更少的空洞来降低应力，这对寄生电容产生相对有效的作用。已有技术提出的另一方案因为涉及用来以大的空洞立柱比率产生隔离结构的复杂构图和刻蚀步骤而使得成本增高。
因此，需要一种制造半导体器件的低电容结构和方法，能维持低成本，同时降低管芯应力，并且避免污染物进入集成电路。
附图说明
图1A是第一制造阶段后半导体器件的第一横截面图；
图1B是第一制造阶段后半导体器件的第二横截面图；
图2是第一制造阶段后半导体器件的顶视图；
图3A是第二制造阶段后半导体器件的第一横截面图；
图3B是第二制造阶段后半导体器件的第二横截面图；
图4是第二制造阶段后半导体器件的顶视图；
图5A是第三制造阶段后半导体器件的第一横截面图；
图5B是第三制造阶段后半导体器件的第二横截面图；
图6是第三制造阶段后半导体器件的顶视图；
图7A是半导体器件的第一实施例的顶视图；
图7B是半导体器件的第二实施例的顶视图；
图7C是半导体器件的第三实施例的顶视图；
图7D是半导体器件的第四实施例的顶视图；
图7E是半导体器件的第五实施例的顶视图。
具体实施方式
附图中，具有相同参考序号的元件具有相同的功用。
图1A，1B和2用于描述第一处理阶段，并且应该供随后的描述集中参考。图1A是第一制造阶段后半导体器件1的第一横截面图AA，图1B是第一制造阶段后半导体器件1的第二横截面图BB和/或CC，并且图2是第一制造阶段后半导体器件1的顶视图。
半导体器件或结构1用半导体衬底10形成并且包括用于形成电子元件如无源器件和焊盘的隔离区5。半导体器件1还包括用于形成晶体管3和/或其他有源器件的有源区2。在一个实施例中，半导体衬底材料10包括单晶硅。
为了简化本发明的说明的目的，半导体衬底材料10座位一个单层表示。但是，半导体衬底材料10在区域2中常常包括用于产生有源器件的一系列的层，如基底、外延、介电层(未示出)。
半导体衬底材料10的表面12用光刻胶构图，以掩盖把上述介电层(未示出)的曝光部分移除的一系列标准刻蚀台阶。然后实施标准各向异性硅刻蚀来移除外延层和基底层(未示出)的曝光的部分，以便在隔离区5内形成一列空腔18。在一个实施例中，使用应用三氟化氮气体的标准硅反应离子刻蚀，进行大约7分钟，把空腔18形成为大约5微米的深度14、大约1微米的宽度13以及相邻空腔18之间大约1微米的距离9。
然后把半导体器件1热氧化，以在空腔18的侧壁19上同时生长二氧化硅的非本征层23，该非本征层23形成有热生长二氧化硅，该二氧化硅把二氧化硅23添加到侧壁的同时氧化空腔18的侧壁19，并且消耗部分侧壁19来形成二氧化硅的本征层22。空腔18的部分24不用二氧化硅填充。在空腔18之间形成消耗部分或本征层22的重叠区26。尽管为了描述本发明的目的作为两个层示出，但层22和层23可构成均匀的或单一连续层。注意半导体衬底材料10的立柱15不被本征层22的形成消耗。这样，非本征层23和本征层22构成的二氧化硅的邻接的均匀的或单一连续层包围半导体材料的立柱15形成。由于半导体材料的氧化率很好确立并且容易控制，因此容易控制立柱15的尺寸。
图3A，3B和4用于描述第二处理阶段，并且应该供随后的描述集中参考。图3A是第二制造阶段后半导体器件1的第一横截面图AA，图3B是第二制造阶段后半导体器件1的第二横截面图BB和/或CC，并且图4是第二制造阶段后半导体器件1的顶视图。
对半导体衬底材料10进行刻蚀步骤来移除部分非本征层23和本征层22。在一个实施例中，通过用稀释的氧化物刻蚀溶液进行大约10分钟的计时的湿刻蚀来进行刻蚀。在另一实施例中，只要移除重叠区26来形成立柱15，便可通过减少通过刻蚀移除的材料量将本征层22的一部分(未示出)留下，作为刻蚀停止或加强材料。这样，留下立柱15，使之自由地停留在凹入区域30中。
已有技术的问题是控制用于在凹陷中形成小的立柱的刻蚀处理，已有技术中，当凹入区域相对立柱变大时，缺乏控制性导致丢失、变形或弱化的立柱。这些缺陷降低产量并且提高制造成本。另外，形成小的立柱需要的先进光刻和刻蚀设备在购买、操作和维修方面都很昂贵。
本发明相对已有技术的一个优点是立柱15的特征大小或宽度28主要由半导体衬底材料10的容易控制的氧化率决定，而不由半导体衬底材料10的刻蚀率决定。这使得能够使用较廉价的光刻和刻蚀工具来形成小于工具的光刻特性的特征大小，同时容易控制工艺，产生带有更少缺陷的立柱。
图5A，5B和6用于描述第三处理阶段，并且应该供随后的描述集中参考。图5A是第三制造阶段后半导体器件1的第一横截面图AA，图5B是第三制造阶段后半导体器件1的第二横截面图BB和/或CC，并且图6是第三制造阶段后半导体器件1的顶视图。
在凹入区域30中形成介电层21来提供一个涂层，以加强立柱壁33和凹入的区域壁32，并促使随后的层粘结于半导体衬底材料10。在不需要加强或改进的粘结的情况下，为降低成本，可省略层21。在一个实施例中，介电层21形成为大约500埃厚度的热生长二氧化硅。在另一实施例中，介电层21由大约500埃厚的氮化硅形成。
在衬底表面12上覆盖立柱15淀积覆盖层或介电材料20，以在凹入区域30上形成产生空洞的密封体。在一个实施例中，介电材料20由等离子体强化化学气相淀积(PECVD)二氧化硅形成，厚度为大约1万埃。在另一实施例中，介电材料20由氮化硅形成，厚度为大约1万埃。
在一个实施例中，空洞16在表面12下有大约5微米的深度17。
如此指定空洞16是因为它用气体材料填充，在一个实施例中这种气体材料是空气。空洞16也可用氩气或在凹入区域30的开口34要密封时出现的另外的环境气体填充。
电子元件25在隔离区5上形成在介电材料20上。电子元件25可以是焊盘、无源元件，如电感器、电容器或电阻器，或者是适合于在介电材料上形成的另一电子器件。
隔离区5的有效介电常数是空洞16的介电常数或介电率与形成立柱15和介电材料21所用的材料的介电率的组合。在一个实施例中，空洞16中包含的气体材料具有大体等于1的介电常数，并且介电材料21具有大约3.8的介电常数，这样形成的隔离区的整体的介电常数根据立柱15、介电材料21和空洞16的相对体积小于3.8。由于隔离区5的低介电率，电子元件25相对衬底具有低的寄生电容，并且从而有更高的频率特性。因此，隔离区5具有低的有效介电率，以便用低的寄生衬底电容形成电子元件。
尽管图1到图6表示出使用圆形空腔18形成的立柱15，但也可使用其他空腔形状、布置和数量来实现立柱形成。图7A到7E用于表示本发明的许多其他实施例中的一些，可通过改变用于随后形成立柱15的空腔18的形状和数量来形成本发明。例如，图7A表示其中形成立柱15的具有单一环形形状空腔18的实施例。图7B表示其中使用本发明形成立柱15的具有U形空腔18的实施例。图7C表示其中形成立柱15的具有多角形形状空腔18的实施例。图7D表示其中形成立柱15的具有多交错形状空腔18的实施例。图7E表示其中使用本发明形成立柱15的具有多个U形空腔18的实施例。
总之，本发明提供一种半导体结构(1)，包括：形成在半导体材料(10)上的带有立柱(15)的隔离区(5)，该立柱(15)在隔离区下面由半导体材料形成。立柱用介电材料(20)覆盖，以形成空洞。
Claims (30)
1.一种半导体结构(1)，其特征在于：
在半导体材料(10)上形成的隔离区(5)；
在隔离区下面由半导体材料形成的立柱(15)，其中该立柱用第一介电材料(20)覆盖，以形成空洞(16)。
2.根据权利要求1所述的半导体结构，其特征还在于在隔离区上形成的电子元件(25)。
3.根据权利要求2所述的半导体结构，其中电子元件包括无源器件或焊盘。
4.根据权利要求1所述的半导体结构，其中半导体材料包括单晶硅。
5.根据权利要求1所述的半导体结构，其中立柱涂覆有第二介电材料(21)。
6.根据权利要求5所述的半导体结构，其中第二介电材料包括热生长氧化物或氮化硅。
7.根据权利要求1所述的半导体结构，其中第一介电材料包括淀积的二氧化硅。
8.根据权利要求1所述的半导体结构，其中空洞(16)至少延伸5微米(17)，进入半导体材料。
9.一种半导体结构(1)的制造方法，其特征在于有如下步骤：
在半导体衬底(5)的隔离区下面形成半导体材料10的立柱(15)；
用第一介电材料(20)覆盖立柱以形成空洞(16)。
10.根据权利要求9所述的方法，其中形成立柱的步骤还包括步骤：
从半导体衬底移除半导体材料以形成空腔(18)；
热氧化空腔的侧壁(19)，以形成一层二氧化硅(22，23，26)；和
刻蚀二氧化硅层，并留下半导体材料的立柱(15)。
11.根据权利要求10所述的方法，其中热氧化的步骤包括消耗半导体材料的一部分(22)的步骤。
12.根据权利要求9所述的方法，其中第一介电材料包括淀积的二氧化硅。
13.根据权利要求9所述的方法，其中半导体材料包括硅。
14.根据权利要求9所述的方法，其特征还在于在隔离区上形成无源器件或焊盘(25)的步骤。
15.一种半导体器件(1)，其特征在于：
电子元件(25)；和
具有用于形成电子元件的隔离区(5)的半导体衬底(10)，其中隔离区包括延伸入半导体衬底的硅立柱(15)。
16.根据权利要求15所述的半导体器件，其中隔离区包括形成在硅立柱上的覆盖层(20)(12)。
17.根据权利要求16所述的半导体器件，其中覆盖层形成空洞(16)。
18.根据权利要求16所述的半导体器件，其中硅立柱至少延伸5微米(17)，进入半导体衬底。
19.根据权利要求16所述的半导体器件，其中覆盖层由沉积二氧化硅或氮化硅构成。
20.根据权利要求15所述的半导体器件，其中电子元件形成在隔离区上方。
21.根据权利要求20所述的半导体器件，其中电子元件包括半导体器件的无源器件或焊盘。
22.根据权利要求15所述的半导体器件，其中隔离区用二氧化硅形成。
23.一种半导体器件(1)的制造方法，其特征在于有如下步骤：
在半导体衬底(10)的隔离区(5)下面形成硅立柱(15，27)，其中硅立柱用第一介电材料(20)覆盖，以形成空洞(16)；
在隔离区上形成电子元件(25)。
24.根据权利要求23所述的半导体器件，其中第一介电材料包括沉积二氧化硅或氮化硅。
25.根据权利要求23所述的半导体器件，其中电子元件包括无源器件或焊盘。
26.根据权利要求23所述的半导体器件，其中隔离区用二氧化硅形成。
27.一种半导体结构(1)，其特征在于：
具有由立柱形成的凹入区域的半导体衬底(10)；和
配置在凹入区域上并覆盖立柱从而在立柱和凹入区域的侧壁之间形成空洞的介电材料。
28.根据权利要求27所述的半导体器件，其中立柱用半导体材料形成。
29.一种半导体结构的制造方法，其特征在于具有如下步骤：
氧化半导体材料中的空腔的侧壁以在相邻空腔之间形成连续氧化层；以及
刻蚀连续氧化层，以留下半导体材料的立柱。
30.根据权利要求29所述的方法，其中空腔形成在半导体材料的区域中，其特征在于还具有在该区域上沉积介电材料以形成与立柱相邻的空洞的步骤。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/102,505 | 2002-03-20 | ||
| US10/102,505 US6661068B2 (en) | 2002-03-20 | 2002-03-20 | Semiconductor device and method of providing regions of low substrate capacitance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1445834A true CN1445834A (zh) | 2003-10-01 |
| CN100336195C CN100336195C (zh) | 2007-09-05 |
Family
ID=28040232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031073050A Expired - Fee Related CN100336195C (zh) | 2002-03-20 | 2003-03-19 | 半导体器件和提供低衬底电容区域的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6661068B2 (zh) |
| CN (1) | CN100336195C (zh) |
| HK (1) | HK1058999A1 (zh) |
| TW (1) | TWI270169B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100447976C (zh) * | 2004-02-09 | 2008-12-31 | 半导体元件工业有限责任公司 | 具有减小的衬底电容的半导体器件和方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4190931B2 (ja) | 2003-03-28 | 2008-12-03 | 三菱電機株式会社 | 半導体装置 |
| JP2007505505A (ja) | 2004-01-10 | 2007-03-08 | エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド | パワー半導体装置およびそのための方法 |
| US8530963B2 (en) | 2005-01-06 | 2013-09-10 | Estivation Properties Llc | Power semiconductor device and method therefor |
| US7656003B2 (en) * | 2006-08-25 | 2010-02-02 | Hvvi Semiconductors, Inc | Electrical stress protection apparatus and method of manufacture |
| US7888746B2 (en) * | 2006-12-15 | 2011-02-15 | Hvvi Semiconductors, Inc. | Semiconductor structure and method of manufacture |
| US8492260B2 (en) | 2010-08-30 | 2013-07-23 | Semionductor Components Industries, LLC | Processes of forming an electronic device including a feature in a trench |
| US8981533B2 (en) | 2012-09-13 | 2015-03-17 | Semiconductor Components Industries, Llc | Electronic device including a via and a conductive structure, a process of forming the same, and an interposer |
| US20150349396A1 (en) * | 2014-05-31 | 2015-12-03 | Hatem Mohamed Aead | Air Gap Creation In Electronic Devices |
| US9812354B2 (en) | 2015-05-15 | 2017-11-07 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a material defining a void |
| US10115790B2 (en) | 2015-09-17 | 2018-10-30 | Semiconductor Components Industries, Llc | Electronic device including an insulating structure |
| US10497602B2 (en) | 2016-08-01 | 2019-12-03 | Semiconductor Components Industries, Llc | Process of forming an electronic device including forming an electronic component and removing a portion of a substrate |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240875A (en) * | 1992-08-12 | 1993-08-31 | North American Philips Corporation | Selective oxidation of silicon trench sidewall |
| US5324683A (en) * | 1993-06-02 | 1994-06-28 | Motorola, Inc. | Method of forming a semiconductor structure having an air region |
| US5742091A (en) | 1995-07-12 | 1998-04-21 | National Semiconductor Corporation | Semiconductor device having a passive device formed over one or more deep trenches |
| US5844299A (en) | 1997-01-31 | 1998-12-01 | National Semiconductor Corporation | Integrated inductor |
| US6180995B1 (en) | 1999-05-06 | 2001-01-30 | Spectrian Corporation | Integrated passive devices with reduced parasitic substrate capacitance |
| US6307247B1 (en) | 1999-07-12 | 2001-10-23 | Robert Bruce Davies | Monolithic low dielectric constant platform for passive components and method |
| US6221727B1 (en) | 1999-08-30 | 2001-04-24 | Chartered Semiconductor Manufacturing Ltd. | Method to trap air at the silicon substrate for improving the quality factor of RF inductors in CMOS technology |
| US6531376B1 (en) * | 2002-04-17 | 2003-03-11 | Semiconductor Components Industries Llc | Method of making a semiconductor device with a low permittivity region |
-
2002
- 2002-03-20 US US10/102,505 patent/US6661068B2/en not_active Expired - Lifetime
-
2003
- 2003-03-19 TW TW092106047A patent/TWI270169B/zh not_active IP Right Cessation
- 2003-03-19 CN CNB031073050A patent/CN100336195C/zh not_active Expired - Fee Related
- 2003-08-04 US US10/632,636 patent/US6818525B1/en not_active Expired - Lifetime
-
2004
- 2004-03-12 HK HK04101821A patent/HK1058999A1/xx not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100447976C (zh) * | 2004-02-09 | 2008-12-31 | 半导体元件工业有限责任公司 | 具有减小的衬底电容的半导体器件和方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200403804A (en) | 2004-03-01 |
| US6818525B1 (en) | 2004-11-16 |
| CN100336195C (zh) | 2007-09-05 |
| US6661068B2 (en) | 2003-12-09 |
| TWI270169B (en) | 2007-01-01 |
| US20030189238A1 (en) | 2003-10-09 |
| HK1058999A1 (en) | 2004-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100336195C (zh) | 半导体器件和提供低衬底电容区域的方法 | |
| US7276425B2 (en) | Semiconductor device and method of providing regions of low substrate capacitance | |
| US7582940B2 (en) | Semiconductor device using MEMS technology | |
| US4385975A (en) | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate | |
| US5812364A (en) | Capacitor | |
| US6348421B1 (en) | Dielectric gap fill process that effectively reduces capacitance between narrow metal lines using HDP-CVD | |
| EP0685885A1 (en) | Improvements in or relating to the fabrication of semiconductor devices | |
| KR20030079987A (ko) | 플립 칩을 위한 고성능 실리콘 접점 | |
| JPH11233727A (ja) | シリコン基板上のインダクタ装置及びその製造方法 | |
| CN1655338A (zh) | 具有减小的衬底电容的半导体器件和方法 | |
| EP0703611B1 (en) | Method for insulating metal leads using a low dielectric constant material, and structures formed therewith | |
| US6621136B2 (en) | Semiconductor device having regions of low substrate capacitance | |
| CN100505208C (zh) | 制造半导体器件的方法以及由所述方法获得的半导体器件 | |
| CN1385889A (zh) | 下埋式微细金属连线的制造方法 | |
| US20040005789A1 (en) | Method for fabricating semiconductor device | |
| JP2004214596A (ja) | 半導体基板およびその製造方法 | |
| US5723371A (en) | Method for fabricating a thin film transistor having a taper-etched semiconductor film | |
| US6399494B1 (en) | Method of making a semiconductor device | |
| US20020004287A1 (en) | Thin silicon circuits and method for making the same | |
| CN115841941B (zh) | 一种半导体结构的形成方法 | |
| JPH07245301A (ja) | 半導体装置の製造方法 | |
| US7230311B2 (en) | Silicon substrate having an insulating layer | |
| KR0161854B1 (ko) | 반도체 소자의 보호막 형성방법 | |
| JP2002222857A (ja) | 半導体チップ、デバイス構造体、デバイス構造体の製造方法及び半導体装置の製造方法 | |
| CN1787173A (zh) | 沟槽式电容器及其制造工艺 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: DE Ref document number: 1058999 Country of ref document: HK |
|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1058999 Country of ref document: HK |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070905 Termination date: 20210319 |