CN1440157A - 通信设备微处理器代码在线并行加载方法 - Google Patents

Abstract

本发明涉及一种通信设备微处理器代码在线并行加载的方法。该方法将微处理器代码文件保持在主控板的只读存储器中；通过地址译码方式将所有业务板同一类型微处理器的代码加载控制寄存器映射到主控中央处理器的同一段寻址空间内，同时主控中央处理器在寻址空间单独为各业务板的微处理器加载控制寄存器保留一段地址映射；当主控中央处理器操作公用代码加载控制器写入数据时，各业务板同时接收数据加载到随机存储器中，实现并行加载。本发明可以在不增加硬件成本的情况下大大减少系统启动时加载微处理器代码花费的时间。

Description

通信设备微处理器代码在线并行加载方法

所属领域：

本发明涉及微处理器代码在线加载方法，如可编程逻辑器件(PLD)和数字信号处理(DSP)等微处理器，尤其涉及通信设备上微处理器代码在线加载方法。

背景技术：

目前，通信设备如数字用户线路复用器DSLAM(Digital Subscriber LineAccess Multiplexer)设备大多采用DSP处理用户线路部分的调制和解调信号，或采用专业芯片厂商提供的解决方案，包括称为套片的芯片组(一般内嵌DSP)和驱动代码，并采用可编程逻辑器件(如现场可编程门阵列FPGA)完成用户线路二层协议到交换核心二层协议的适配功能和快速转发。可编程逻辑器件和套片(或DSP)等微处理器的代码一般存储在电可擦除只读存储器EEPROM和闪存FLASH等掉电不丢失数据的只读存储器ROM中，系统上电后则从ROM中加载到静态存储器SRAM中快速运行。某些微处理器的代码小，自身集成在EEPROM等小容量ROM保存，系统上电后由微处理器自动从存储器中读取代码快速加载，无需主控的干预。对于代码大的微处理器，出于成本等原因自身没有集成ROM，需由系统提供ROM(如FLASH)等保存代码，系统启动后由主控软硬件配合加载到SRAM中。通信设备启动时加载微处理器代码需花费很长时间，尤其随着通信设备处理数据越来越复杂、用户数量越来越多，造成可编程逻辑器件或DSP等微处理器的代码量增大、设备用户业务板增多。传统做法是通信设备轮流对每块用户业务板加载代码，但是代码量大和用户业务板多时，系统加载代码的时间无法容忍，系统升级或重启后需要相当长的时间才能恢复用户业务。

欧洲专利EP0306855“Arrangement for loading the parameters into activemodules in a computer system”公布了解决多模块计算机系统在运行过程中各模块不能高效地获取系统实时运行状态信息问题的方法。传统的方法是各模块的输入端口直接并行连接，通过既有的数据线和地址线读取数据，因此各模块只能在有限的连接和规定的时间内读取信息，并且需要特定的解码器将并行编码数据解码。该专利提供一种插卡插入计算机系统中解决上述问题。需额外增加硬件成本。本发明则在不需要额外增加硬件成本的情况下，只通过内存映射便实现代码的并行加载。同时本发明所指的“并行”是指对多块目标板同时加载，而非通过并行口加载。

发明内容：

本发明的目的是在通信设备上实现可编程逻辑器件、套片或DSP等微处理器代码的并行加载。

本发明提供一种在通信设备上实现并行可编程逻辑器件、套片或DSP等微处理器代码的方法，其方案如下：

通信设备一般包括用户接口业务板、背板、主控板。其中，主控板包括交换核心模块、主控中央处理器模块、上行接口模块；背板完成主控板与用户接口业务板的连接；用户接口业务板包括用户线路数据调制解调模块和二层协议适配模块。可编程逻辑器件、网络套片和DSP等微处理器位于用户接口业务板上。

将微处理器代码文件一起保持在主控板的ROM中，通过地址译码的方式将所有业务板的同一种微处理器代码的代码加载控制寄存器映射到主控CPU的同一段寻址空间内(称为公用代码加载控制器)，同时主控CPU在寻址空间内单独为各业务板的微处理器代码加载控制寄存器保留一段地址映射。当主控CPU操作公用代码加载控制器写入数据时，各业务板的同一种微处理器同时接收数据加载到其RAM中，实现并行加载，这样设备所有业务板的代码加载时间相当于一块业务板的加载时间，大大减少了系统的启动时间。

在加载过程中主控CPU可以查询各业务板相应的代码加载控制寄存器检测代码加载状况，若发现有业务板加载失败或其它原因(如在系统运行中业务板复位或热插入)需要对某一业务板单独加载代码时，主控CPU操作该业务板独立的代码控制寄存器，实现对该业务板单独加载。同时灵活地实现了并行加载所有业务板代码和单独加载选定的业务板代码。

本发明的有益效果：

本发明可以在不增加硬件成本的情况下大大减少系统启动时加载代码花费的时间，增加系统启动速度，使通信设备在升级或重启后能够快速恢复用户业务。

附图说明：

图1通信设备的系统结构图

图2FPGA代码加载控制信号和套片代码加载控制寄存器与CPU寻址空间映射示意图

图3所有业务板并行加载FPGA代码流程示意图

图4业务板1单独加载FPGA代码流程示意图

实施例：

下面结合附图和实施例对本发明进一步说明。

本发明包含系统、硬件、软件三个部分：图1是本发明的通信设备的系统结构图。A是主控板，B是业务板1，C是业务板n，D是CPU，E是FLASH，F是核心交换芯片，G是同步动态随机存储器SDRAM(Synchronous DynamicRAM)，F是复杂可编程逻辑器件CPLD(Complex Programable Logic Device)，I是背板高速总线，J是套片，K是FPGA，L是SRAM，(1)(2)(3)(4)表示数据通道，其他线条表示控制通道。图1中主控板与各业务板之间通过背板高速总线连接，由CPLD对背板总线进行地址译码。FGPA代码和套片代码保存在主控板的FLASH中，系统上电后主控CPU从FLASH中取出代码通过背板总线分别加载到FPGA和套片的SRAM中。

图2是FPGA和代码加载控制信号和寄存器与CPU寻址空间映射示意图。A是CPU寻址空间(D、E、F、G、H和J分别是一段寻址空间)，B是业务板1，C是业务板n，J是FPGA加载控制信号(其中(1)是数据输入信号DIN，(2)是时钟信号CCLK，(3)是编码信号PROG，(4)是加载完成信号DONE)，K是套片加载控制寄存器区。图2中将所有业务板的FPGA代码加载控制信号统一映射到CPU的D寻址空间，将所有业务板的套片代码加载控制寄存器统一映射到CPU的E寻址空间；F和G分别映射业务板1的FPGA和套片代码加载控制寄存器，H和J分别映射业务板n的FPGA和套片代码加载控制寄存器。

图3和图4以FPGA代码加载为例分别说明所有业务板并行加载和单块业务板(业务板1)单独加载流程。套片代码的加载与之相类似，只是具体的寄存器设置有所不同。

Claims (3)

1.一种通信设备微处理器代码在线并行加载方法，微处理器的代码存储在只读存储器ROM中，系统上电后则从只读存储器中加载到随机存储器RAM中快速运行，其特征在于：将微处理器代码文件保持在主控板的ROM中；通过地址译码方式将所有业务板的同一种微处理器的代码加载控制寄存器映射到主控中央处理器CPU的同一段寻址空间内，同时主控CPU在寻址空间内独为各业务板的微处理器加载控制寄存器保留一段地址映射；当主控CPU操作公用代码加载控制器写入数据时，各业务板同时接收数据加载到RAM中，实现并行加载。

2.根据权利要求1所述的通信设备微处理器代码在线并行加载方法，其特征在于：在加载过程中主控CPU查询各业务板相应的代码加载控制寄存器检测代码加载状态，若发现有业务板加载失败或其它原因需要对某一业务板单独加载代码时，主控CPU操作该业务板独立的代码控制寄存器，对该业务板单独加载。

3.根据权利要求2所述的通信设备微处理器代码在线并行加载方法，其特征在于：其它原因包括系统运行过程中业务板复位或热插入。

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