CN1430775A - 包含数字视频储存接口用来连接到使用dma的图形总线的ramdac集成电路图形子系统 - Google Patents

包含数字视频储存接口用来连接到使用dma的图形总线的ramdac集成电路图形子系统 Download PDF

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Abstract

一种包括用来连接到设置于集成电路(IC)芯片的图形总线的RAMDAC(120)的图形子系统，与图形处理器(115)分离。于一个实施例中，图形处理配置成响应于图形指令而再现数字图像信息，并将该数字图像信息储存于存储器中。RAMDACIC包括转换单元(133)，该转换单元(133)包括彩色映射单元(132)和数模转换器(134)，并配置成可将代表的数字图像信息转换成一个或多个用来驱动视频显示器的模拟信号。该图形子系统更进一步包括直接内存存取(DMA)控制器(123)，设置于第二集成电路芯片。该DMA控制器配置成产生读取请求，以检索出储存在存储器中的数字图像信息，由此而使得将数字图像信息提供于转换单元中。DMA控制器进一步配置成产生写入周期，以使得从转换单元中的彩色映射单元所接收的数字RGB显示数据，提供用来储存于存储器的特定区域。于另一个实施例中，图形子系统可包括设置在第二集成电路芯片上的数字视频接口(185)。该数字视频接口配置成可从彩色映射单元接收数字RGB显示数据，并将编码的数字视频输出提供至数字视频输出端口。该数字视频接口更进一步配置成接收从数字视频输入端口来的编码的数字视频，并提供译码的数字显示数据储存于譬如VCR的装置中。

Description

包含数字视频储存接口用来连接到使用DMA的图形总线的RAMDAC 集成电路图形子系统
技术领域
本发明涉及计算机系统，详言之，涉及图形产生子系统和RAMDAC电路。
背景技术
通常，计算机系统包括CPU、系统内存、和多个譬如为视频图形配接器和串行通讯控制器的外围装置。内存和外围装置一般经由一个或多个系统总线耦合连接于微处理器。于个人计算机(PC)中，这些总线由桥接逻辑所控制，该桥接逻辑通常分离成为二个不同的集成电路：系统控制器和外围总线控制器。一般在个人计算机系统中称之为北桥的系统控制器，包括了譬如内存控制器和一个或多个高速封包基总线(high-speed packet-based bus)控制器的装置。外围总线控制器在个人计算机系统中通常称之为南桥，包括了譬如电源管理子系统、串行总线控制器和中断控制器的装置。
通常由图形处理器，有时称之为图形加速器，来产生计算机系统图形。图形处理器通常为一种特殊的处理器，其经由使用图形软件驱动器来建立数字图像。各驱动器解释由主系统中央处理器(CPU)送到图形处理器的高层次指令。然后图形处理器再现使用更复杂再现指令的图像，由此减少主CPU的处理需要。图像分解成为能够个别显示的数据帧。然后图形处理器将数据帧储存在已知为数据帧缓冲器的暂时储存存储器中。数据帧缓冲器可以是独立的直接连接到图形处理器的视频存储器，或者是系统内存的一部分，该部分存储器分配用作数据帧缓冲器，例如在统一内存结构体系(Unified Memory Architecture)的情况。
在数字数据帧能够显示于阴极射线管(CRT)显示器之前，必须将其转换成为模拟信号。对于彩色显示器，数字数据帧信号分解成为三原色：红、绿和蓝(RGB)。一种特殊的电路，称之为RAMDAC或调色板(Palette)DAC，使用随机存取存储器(RAM)检查表和对应于各三原色的数模转换器(DAC)来完成数模转换。在许多情况下，检查表储存RGB相关于256种不同颜色的色彩值。数字帧数据包含对应于每一像素的RGB色彩指数值。当存取于检查表中的特定的指数时，对应的数字RGB色彩值写到DAC中用于转换。
虽然RAMDAC提供模拟RGB信号，但是CRT亦需要时序信号，该时序信号包括垂直和水平同步信号，其使得显示器上的数据帧同步。图形处理器产生显示时序。于一个典型的图形系统中，其中RAMDAC为部分的图形处理器，由图形处理器所产生的时序信号和由RAMDAC所产生的模拟RGB信号，直接送到显示器上。
最近，已提出了高度集成的处理器芯片，该芯片可将CPU、图形处理器以及内存控制器和通常具有北桥的桥接逻辑集成到一个集成电路芯片。
在作为CPU的同一集成电路芯片上制造RAMDAC存在一些困难。模拟装置制造工艺与用来制造数字CPU核心的工艺不同，而且有时在数字和模拟分区间具有不同的电源电压。此外，由CPU产生的数字噪声很难从模拟分区滤除。
因此，为克服这些制造上的问题，已提出了RAMDAC电路，该电路制造于独立的集成电路芯片上而没有CPU和图形处理器。在使用这种独立电路的系统中，图形处理器和RAMDAC分别操作于主和从配置。在此配置中，图形处理器产生所有的CRT时序信号和数字数据帧。通过从数据帧缓冲器来取得帧数据，然后允许RAMDAC使用该数据，图形处理器亦可作为直接内存存取(DMA)控制器而工作。这一配置也称为推出模式(push mode)配置，这是因为图形处理器将数据推出至RAMDAC。
增加系统CPU速度使得捕获、编辑和显示可在PC上取得。视频数据可来自多个来源，譬如视频像机、数字视频光盘(DVD)、或电视(TV)广播。捕获的视频数据通常于图形处理器完成。图形处理器捕获视频数据并将视频数据帧与从数据帧缓冲器来的图形数据帧相结合，然后将它们送到RAMDAC用于显示。合并的视频和图形，其通常称之为叠加，可以共同地显示。一旦捕获了视频图像和显示，则希望能编辑该组合的图像。亦希望能够储存显示于譬如硬盘或数字盒式磁带录像机(VCR)储存装置的图像。
发明内容
通过包含有RAMDAC的图形子系统，可解决上述提出的大部分问题，该RAMDAC设置于与图形处理器分离的集成电路芯片上，用来连接图形总线。
于一个实施例中，设置于第一集成电路芯片的图形处理器，配置用来响应于图形指令而再现数字图像信息，并将该数字图像信息储存于存储器中。例如，可从关联于图形子系统的计算机系统内的主CPU，而接收图形指令。在第二集成电路芯片上进一步设有转换单元，该转换单元包括彩色映射单元和数模转换器。彩色映射单元可包括RAM检查表和配置成将数字图像信号转换成为数字RGB显示数据。数模转换器耦合连接而将数字RGB显示数据转换成一个或多个用来驱动视频显示的模拟信号。图形子系统进一步包括设置于第二集成电路芯片的直接内存存取(DMA)控制器。该DMA控制器耦合连接以产生读取请求，以检索出储存于存储器中的数字图像信息，并使该数字图像信息提供至转换单元。DMA控制器进一步配置以产生写入周期，使数字RGB显示数据写到指定的内存区。然后操作系统将数字RGB显示数据从存储器转移入譬如硬盘机的储存装置。
于另一个实施例中，图形子系统可包括设置于第二集成电路芯片的数字视频接口。配置该数字视频接口以接收从转换单元来的数字RGB显示数据，并将编码的数字视频输出提供至数字视频输出端口。该数字视频接口更进一步配置成从数字视频输入端口接收编码的数字视频，并提供译码的数字RGB显示数据，以用于储存和(或)后续的显示。
于另一个实施例中，视频流接口和图形和视频组合器单元可设置于第二集成电路芯片上。视频流接口耦合连接到区域视频输入端口并配置以提供视频图像帧数据用于储存在区域数据帧储存存储器中，该视频流接口亦设置于第二集成电路芯片上。图形和视频组合器单元耦合连接到转换单元，并配置以将与视频图像帧数据相结合的数字图像信息提供至该视频图像帧数据。
于另一个实施例中，图形子系统可包括设置于第二集成电路芯片上耦合连接到可编程时序控制寄存器单元的显示器时钟脉冲发生器单元。该可编程时序控制寄存器单元从主系统CPU接收信息。配置该显示器时钟脉冲发生器单元以根据储存在可编程时序控制寄存器单元内的信息而产生譬如水平和垂直同步信号的显示时序信号。
图形子系统所具有的优点为可克服涉及在同一集成电路芯片上处理RAMDAC和CPU的制造问题。此外，图形子系统可便利地允许多个视频流与计算机图形同时显示在CRT上，并将显示数据储存于譬如硬盘机或数字盒式磁带录像机(VCR)的装置。可编辑储存的图像并于后来再显示，或将储存的图像与其它的计算机图形和视频流相结合。
附图简单说明
通过阅读下列详细说明，并参照附图，本发明的上述和其它优点将变得更为清楚，其中：
图1为计算机系统一个实施例的方框图。
图2为显示图形子系统的一个实施例的方框图。
图3为拉取模式(pull mode)RAMDAC的一个实施例的示意图。
图4为具有附加LCD接口的一个实施例的拉取模式RAMDAC的另一个实施例的示意图。
图5为包括含有专用的垂直同步信号输出的拉取模式RAMDAC的一个实施例计算机系统的另一个实施例的方框图。
图6为双拉取模式RAMDAC的一个实施例的方框图。
图7为包括集成的视频叠加电路的RAMDAC的另一个实施例的方框图。
图8为包括数字显示储存电路的RAMDAC的另一个实施例的方框图。
图9为包括数字显示压缩/解压缩接口电路的RAMDAC的另一个
实施例的方框图。
虽然本发明易于实施为各种的修改和替代形式，但以下将用附图举例说明的方式来详细说明本发明的特定实施例。然而，应了解到这些附图和详细说明并非意在将本发明限制在所揭示的特定形式，反之，本发明将涵盖所有落于本发明的精神和范围内的修改、等效和替换方案，而本发明的精神和范围由所附权利要求书所界定。发明实施方案
现参照图1，显示了计算机系统10的一个实施例的方框图。计算机系统10包括经由存储器总线38和内存控制器34耦合连接到系统内存36的CPU20。CPU20亦经由I/O桥接器30和外围总线耦合连接到南桥60，该外围总线在此实施例中为高速封包基总线50。图形处理器115亦耦合连接到CPU20。
例如，CPU20可用譬如PentiumTM或Athlon TM微处理器的x86微处理器为例来说明。然而，应了解到，依照本发明的系统可使用其它类型的微处理器。
南桥60包括串行总线控制器62和电源管理控制器66。南桥60经由串行总线64，譬如I2CTM总线或SMBusTM总线，而耦合连接到图形子系统100。
如于图2中更详细说明的，图形子系统100的一个实施例包括设置于第一集成电路(IC)芯片的图形处理器115、设置于第二集成电路芯片的RAMDAC120、和称之为数据帧缓冲器110的存储器。
图2为图形子系统100的一个实施例的方框图。为了简化和清楚起见，所示对应于图1的各电路组件，编以相同的号码。图2的图形子系统100包括经由高速封包基总线71耦合连接到RAMDAC IC120的图形处理器IC115。图形处理器IC115亦耦合连接到数据帧缓冲存储器110。RAMDAC120为一个独立的IC，包括耦合连接到DMA控制器123的集成总线接口122。RAMDAC120亦包括耦合连接到总线接口122的转换单元133。
现同时参照图1和图2，响应于从系统CPU20来的高层次图形指令，图形处理器115使用低层次图形驱动器软件而产生通常称之为数据帧的数字图像，并储存这些数据帧于数据帧缓冲存储器110中。系统CPU20可经由串行总线64而送显示分辨率信息至RAMDAC120，或选择使系统CPU20经由高速封包基总线71而送显示分辨率信息至RAMDAC120。如更进一步示之于图3中的说明，使用此分辨率信息来配置时钟和显示时序信号时距至RAMDAC120。当转换单元133转换数字数据帧并提供用于显示器150的模拟信号时，DMA控制器123产生地址读取指令，请求来自数据帧缓冲器110的下一个数字数据帧，由此而从数据帧缓冲器110中检索出数据。DMA控制器123所具有的优点为可使RAMDAC120操作于拉取模式。
现参照图3，其显示了图2的RAMDAC120的拉取模式的一个实施例的方框图。为了简化和清楚起见，对应于图2中所示组件的各电路组件，编以相同号码。总线接口122和DMA控制器123耦合连接到高速封包基总线71，可使得图2的图形处理器115将数据转移至RAMDAC120。总线接口122耦合连接到转换单元133，该转换单元133包括彩色映射单元132，该彩色映射单元132可配置为RAM检查表、DAC控制单元131和DAC电路134。DAC控制单元131耦合连接到DMA控制器133。彩色映射单元132耦合连接到DAC电路134。串行总线接口124耦合连接到时序控制寄存器单元126。显示器时钟脉冲发生器单元128亦耦合连接到时序控制寄存器单元126。电源管理单元130耦合连接到串行总线接口124。
CRT显示器还需要水平和垂直同步信号来伴随以数字数据帧的模拟表现，该同步信号使得显示器上的像素同步更新。显示器时钟脉冲发生器单元128提供垂直和水平同步信号，由显示器和RAMDAC120的内部电路所使用。时序控制寄存器单元126包括可编程缓存器，该等可编程缓存器响应于由图1的系统CPU20所执行的指令，而储存显示分辨率和时序信息。此信息配置显示器时钟脉冲发生器单元128以产生特定的水平和垂直更新频率。对于所选择的显示器，该信息还以适当的分辨率而令DAC134的输出格式化。
除了图1的系统CPU20使用显示信息、经由图1的串行总线64来编程RAMDAC120外，图1的南桥60亦可发送指令。经由串行总线64至电源管理单元130，以控制RAMDAC120输出。
对于DAC134需要数字彩色值用于转换作出响应，DMA控制器123启动对于数据帧缓冲器110的地址读取周期。当对应的数字帧数据到达时，总线接口122路由数据至彩色映射单元132，其中帧数据数字化分离成三原色：红、绿和篮。DAC134将各色彩的数字值转换成显示所需的模拟电压电平。
图4为图3的拉取模式RAMDAC120的另一个实施例的方框图，其具有附加的LCD接口136。为了简化和清楚起见，对应于图3中所示这些组件的电路组件，编以相同的号码。图4的电路的操作类似于上面结合图3所述的操作；然而在图4电路中，说明了附加的LCD接口136的操作。
彩色映射单元132的数字RGB输出，耦合连接到LCD接口136。该LCD接口136的数字输出提供了用于LCD。由LCD接口136格式化检查表132的数字输出，从而便利地允许直接连接到LCD，由此免除了许多原有技术的LCD单元内的模拟-数字电路。
现参照图5，显示了图1的拉取模式RAMDAC具有额外的专用垂直同步(V同步)信号输出的一个实施例的方框图。为了简化和清楚起见，对应于图1中所示这些组件的电路组件，编以相同的号码。
RAMDAC300经由高速封包基总线71耦合连接到图形处理器115。图形处理器115经由高速封包基总线50操作耦合连接到南桥60。
如上图3中的说明，显示器时钟脉冲发生器单元128产生用于显示时序的V同步信号。于图5中，因为图形处理器115和CPU20需要发生V同步信号的通知，V同步信号路由到在南桥60内的图形处理器115和中断控制器61。图形处理器115需要V同步信号用于数字数据帧缓冲器同步。中断控制器61产生中断信号至CPU20，该中断信号使CPU20执行相关于产生图形子系统的中断服务例程。在此实施例中，V同步信号由RAMDAC300以封包的形式分别经由高速总线71和50发送到图形处理器115和次桥接60，因此具有节省中断接脚的优点。
应注意，于替代实施例中，V同步信号可由RAMDAC300提供作为专用输出，并路由至图形处理器115作为一条线路。然后图形处理器115可经由高速总线50发送对应的V同步中断信号以封包讯息的形式至南桥60，因此节省中断接脚。
图6为双拉取模式RAMDAC集成电路芯片的实施例。为了简化和清楚起见，对应于图1至图5中这些组件的电路组件，编以相同的号码。在此说明中，RAMDAC集成电路芯片包括二个功能上相等的拉取模式RAMDAC电路，RAMDAC250和RAMDAC260。双RAMDAC集成电路芯片200耦合连接到由上第1-5图中说明的图形处理器115。RAMDAC250和RAMDAC260可包含由上图3和图4说明的电路，包括有DMA控制器123、彩色映射单元132、DAC134、显示器时钟脉冲发生器单元128、以及时序控制缓存器126。以下的附加电路耦合连接到RAMDAC250和RAMDAC260：经由高速封包基总线71耦合连接到图形处理器115的高速总线接口220；振荡器时脉电路(OSC)210；状态缓存器230；耦合连接到总线接口的垂直同步中断电路240。
各RAMDAC如上图3中说明，经由时序控制寄存器单元126而独立地可编程制作。独立控制具有优点为可使得同时使用二个具有不同分辨率的CRT显示器。
在系统操作期间，从各RAMDAC250和RAMDAC260来的V同步信号传输回在南桥60中的中断控制器61作为V同步中断，如在上图5中的V同步说明。一般而言，二个V同步信号将需要二个V同步中断输入以使控制器61中断。
然而在本实施例中，状态缓存器230包括一对状态位，该状态位用来监视RAMDAC250和RAMDAC260的V同步输出。各例子中，当RAMDAC250和RAMDAC260的其中任一个产生V同步信号，而于状态缓存器230中的对应V同步位设定为逻辑值1。V同步信号亦耦合连接到垂直同步中断电路240的输出。垂直同步中断电路240的输出类似于上文以图5说明的V同步中断。
在此实施例中，垂直同步中断电路显示为逻辑“或”功能。然而，应注意到可使用任何等效于逻辑“或”功能的布尔电路。此V同步信号的组合具有优点为可节省至中断控制器61的一个中断输入。当CPU20接收中断请求时，CPU20执行中断服务例程，读取状态缓存器230找出那一位被设定对应到RAMDAC产生的V同步信号。然后CPU20执行对应的中断服务例程。响应于CPU20读取状态缓存器230，而清除状态缓存器230中的状态位。
由于出现在二个RAMDAC电路中的数据流的高频宽，图形处理器115在送出图形数据至RAMDAC200之前，可先压缩帧数据。可以使用简单的压缩技术。例如，对于24位像素数据(该数据以8位来表示每一种颜色)，可以发送32位字，其中前3个字节指定颜色而最后一个字节指定为其重复表现的次数。
现参照图7，显示具有集成视频叠加电路的RAMDAC的一个实施例的方框图。在此实施例中，RAMDAC为拉取模式RAMDAC。然应注意到，在其它实施例中，RAMDAC可操作于推出模式。为了简化和清楚的目的，对应于第1至6图中所示组件的电路组件编以相同的号码。此实施例中包括集成视频叠加电路，该电路具有允许视频图像叠加至计算机图形的优点。
总线接口122经过高速封包基总线71耦合连接到图1的图形处理器115。总线接口122亦耦合连接到时序控制缓存器126、图形/视频组合器单元170、和DMA控制器123。DMA控制器123耦合连接到显示器时钟脉冲发生器单元128。视频流接口140耦合连接到区域数据帧储存缓冲器150。区域数据帧储存缓冲器150耦合连接到视频流检索器160，该视频流检索器160耦合连接到尺寸调整引擎(resizing engine)165。尺寸调整引擎165耦合连接到图形/视频组合器单元170。图形/视频组合器单元170耦合连接到彩色映射单元132。彩色映射单元132耦合连接到DAC134。视频流接口140接收从区域视频输入145来的输入。视频流时间标记处理器175亦接收其从区域视频输入145来的输入。视频流时间标记处理器175耦合连接到数据帧同步器180，该数据帧同步器180耦合连接到显示器时钟脉冲发生器单元128。
在此实施例中，区域视频输入145显示为一般视频输入，然而，其它实施例可包含譬如RGB、YUV、1394、总线2.0或I链路的视频接口。
当视频数据成为数据流而经过区域视频输入145时，视频流时间标记由视频流时间标记处理器175所捕获。将时间标记送到数据帧同步器180以同步时间标记和V同步信号。显示率可设定为视频数据帧率的整数倍。视频数据帧由视频流接口140而储存于区域数据帧储存缓冲器150中。当DAC134请求显示数据帧时，通过视频流检索器160从区域数据帧储存缓冲器150中取得视频数据帧，且图形/视频组合器单元170将视频数据叠加于显示数据上。将合成的帧数据送到彩色映射单元132，该彩色映射单元132提供对应于由帧数据所指示彩色的数字RGB彩色值。数字RGB输出由DAC134提供和转换以便显示。
若由使用者再现显示视频窗口，则对图1中的CPU20所执行的指令加以响应，而将新视频窗口尺寸信息数据储存于时序控制缓存器126中。尺寸调整引擎165以数学方式调整视频数据，从而适应新的窗口尺寸需要。
于另外一个实施例中，视频流可以从TV来源进入。在此情况下，视频流接口140以数学方式集成二个交错的(interleaved)半个TV数据，将其构成完整的视频数据数据帧。此单一集成的数据帧储存于区域数据帧储存缓冲器150中。
现参照图8，显示图7的RAMDAC具有额外的数字视频输出，提供于光盘储存的实施例。为了简化和清楚起见，对应于图7中所示组件的电路组件编以相同的号码。用于上述图7电路操作的说明，相似于图8电路的操作。下文说明数字视频输出和DMA控制器123的操作。
彩色映射单元132耦合连接到总线接口122和DMA控制器123。彩色映射单元132的数字RGB输出连接回到总线接口122。数字RGB显示数据提供到DAC134，DMA控制器123产生写入周期请求以储存数字RGB显示数据于特定的系统内存区域。其优点是允许数字RGB显示数据储存在硬盘或其它储存媒体中。该数字RGB显示数据可供将来单独地或与其它图形或视频图像组合而予以重播。
现参照图9，显示图8的RAMDAC具有额外的数字视频(DV)接口的实施例。为了简化和清楚的目的，对应于图8中所示组件的电路组件编以相同的号码。以上用于描述图7和图8电路操作的说明，类似用于描述图9电路操作的说明。下文说明数字视频(DV)接口185的操作。
数字视频(DV)接口185耦合连接到彩色映射单元132的数字RGB输出连接。DV接口185接收从DV输入端口186来的DV编码输入。DV接口185经由DV输出端口187提供DV编码输出。
在此实施例中，DV接口185用DV编码和译码标准压缩和解压缩数字数据。然而，其它的实施例可包括其它的标准，譬如活动图像专家组(MPEG)标准。
当数字RGB显示数据由彩色映射单元132供应至DAC134时，DV接口185使用DV编码标准压缩数字RGB显示数据，并将编码的数字信号提供至DV输出端口187，以用于譬如数字VRC的装置。DV接口185亦解压缩从DV输入端口186接收的DV编码视频，并提供对应的数字RGB显示数据，以用于DAC134或储存在硬盘，如以上图8的电路说明所描述的。
于另一个实施例中，使用高速封包基总线的封包性质和高频宽，其具有的优点为将从DV输入端口186接收的DV编码信号路由至图1的图形处理器115用于译码。然后可将译码的数字RGB信号送回至DAC，用来转换成显示用的模拟信号，如以上图1～图3的说明。同样地，从彩色映射单元132出来的数字RGB显示数据可以路由回到图1的图形处理器115，使用DV编码标准来压缩，然后送到DV接口输出端口187。
在本领域普通技术人员一旦完全了解上述揭示的说明后，将清楚了解到本发明可作许多的变化和修改。所附权利要求书范围将包含所有这类变化和修改。
工业应用
本发明可应用于图形产生器子系统。

Claims (10)

1.一种图形子系统，包括：
图形处理器(115)，设置于第一集成电路芯片上，其中该图形处理器配置用来响应于从CPU接收的图形指令而再现数字图像信息，并将该数字图像信息储存于存储器中；
转换单元(133)，设置于第二集成电路芯片上，其中该转换单元包括彩色映射单元(132)，该彩色映射单元耦合连接以将该数字图像信息转换为数字RGB显示数据，其中该转换单元进一步包括数模转换器(134)，耦合连接以将该数字RGB显示数据转换至一个或多个模拟信号，用来驱动视频显示；以及
直接内存存取(DMA)控制器(123)，设置于该第二集成电路芯片上，其中该DMA控制器经配置以产生读取请求，检索出储存于该存储器中的该数字图像信息，并使该数字图像信息提供至该转换单元；
其中该DMA控制器经进一步配置以产生写入周期，使该数字RGB显示数据写到指定的内存区。
2.如权利要求1所述的图形子系统，其中该彩色映射单元包括随机存取存储器检查表。
3.如权利要求1所述的图形子系统，进一步包括：
数字视频接口(185)，设置于该第二集成电路芯片上，其中该数字视频接口耦合连接至该转换单元和该DMA控制器，并经配置以接收该数字RGB显示数据，而且提供编码的数字视频输出。
4.如权利要求3所述的图形子系统，其中该数字视频接口经进一步配置以接收该编码的数字视频，并提供译码的RGB显示数据。
5.如权利要求1所述的图形子系统，进一步包括：
显示器时钟脉冲发生器单元(120)，设置于该第二集成电路芯片上，其中该显示器时钟脉冲发生器单元耦合连接到该图形处理器，并经配置以产生显示时序信号，用来驱动视频显示。
6.如权利要求5所述的图形子系统，其中该显示时序信号包括垂直和水平同步信号。
7.如权利要求6所述的图形子系统，进一步包括：
可编程时序控制寄存器单元(126)，设置于该第二集成电路芯片上，其中该可编程时序控制寄存器单元耦合连接到该显示器时钟脉冲发生器单元，并经配置以储存显示时序信息。
8.一种计算机系统，包括：
CPU(20)；
图形子系统(100)，耦合连接于该CPU，包括：
图形处理器(115)，设置于第一集成电路芯片上，其中该图形处理器配置用来响应于从该CPU接收的图形指令而再现数字图像信息，并将该数字图像信息储存于第一存储器中；
转换单元(133)，设置于第二集成电路芯片上，其中该转换单元包括彩色映射单元(132)，该彩色映射单元耦合连接以将该数字图像信息转换至数字RGB显示数据，其中该转换单元进一步包括数模转换器，该数模转换器耦合连接以将该数字RGB显示数据转换为一个或多个模拟信号，用来驱动视频显示；以及
直接内存存取(DMA)控制器(123)，设置于该第二集成电路芯片上，其中该DMA控制器经配置以产生读取请求，检索出储存于该第一存储器中的该数字图像信息，并使该数字图像信息提供至该转换单元；
其中该DMA控制器经进一步配置以产生写入周期，使该数字RGB显示数据写到指定的内存区。
9.如权利要求8所述的计算机系统，其中该彩色映射单元(132)包括随机存取存储器检查表。
10.如权利要求9所述的计算机系统，进一步包括：
系统内存(36)，耦合连接至内存控制器，其中该内存控制器经配置以提供接口至该系统内存。
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