CN1423331A - 包含复合集成电路结构的集成电路及其设计方法 - Google Patents

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Abstract

一个多结构集成电路具有说明书集成电路中的复合结构共享的I/O缓冲器,通过将各别的结构的网目录和管脚－键合区分配明细表合并成一个总的网目录或多结构网目录,来实现对此多结构集成电路的设计。

Description

包含复合集成电路结构的集成电路及其设计方法
                                技术领域
此发明涉及半导体集成电路的技术领域，特别是集成电路的设计制造方法和用此方法生产的集成电路。
                                背景技术
一个新半导体集成电路的产生包含以下过程。集成电路设计者首先从一些电路的功能叙述着手。通过这些描述或说明，设计者列出了一个结构网目录。这个网目录包含了一个电路元器件的明细表和一个元器件之间相互联系的明细表。结构网目录还包含一个具有其相关键合区的I/O缓冲器和它们与其他元器件之间相连接的明细表。接着设计者在网目录上运用电子设计自动化(EDA)工具来建立元器件的实体布局，如同它们将在集成电路芯片中出现一样。根据现今的半导体技术，并采用0.25微米的特征性尺寸，设计者能够在一个7mm见方的芯片上建立直至两百万个逻辑门和直至250个输入/输出(I/O)口。然而现在大多数的设计只包含大约50k到80k的逻辑门以及200个左右的输入/输出(I/O)口。
一个0.25um结构的实体布局由一组约18到26个独特的掩模层组成，此信息被提供给制作掩模的场所，信息在这里为这个特殊结构产生一组玻璃掩模。
接着将掩模组送到晶片制造场所，掩模组在这里被加工成一批20片左右的半导体晶片。当晶片完全被加工好后，就送去进行晶片电气测试，对不符合规格的芯片用墨水或其他方法作了记号表明不合格。经过检验的晶片接着被分割成了单独的芯片，每个芯片中含有一个集成电路。随后将这些芯片封装后按通常称作为终测的步骤进行电气测试。以晶片电气探针测试以及终测的结果为基础，修正设计及产生带有第二代掩模组的第二代结构也可能是必要的。与此设计和提及的原型试制工作相关联的费用是相当大的。
有几个现在正在使用的方法，它们可以用来分担一些上述工作的成本。
所谓的门阵列提供了一种分担成本的方法。现今，在一个典型的0.25微米的COMS工序中，一个掩模组可以有18到26个层次。在门阵列方法中，首先的三分之二掩模层对所有的设计而言都是共同的，唯有最后的三分之一掩模层对每个新设计而言才是独特的。采用此方法的好处是对每一种新的集成电路设计不必对首先的三分之二掩模层进行设计和制作新的，而且通过事先用共同的掩模加工晶片，并将部分加工过的晶片存储起来准备在最后三分之一掩模层中继续进行原型试制过程，可以缩短一个新设计的晶片制造时间。
门阵列方法的缺点是由于基本的晶体管必须提前制作，所以它们都必须是标准的固定规格，因此失去了能在新电路设计的不同部位使用变化尺寸的晶体管及添加用户有特殊需要的电路元件的灵活性，这样就造成了集成电路的尺寸变大且功能降低。产生每个设计布局及个性化最后三分之一掩模层的工程成本，每个设计都要承担，且不能分担。采用此方法的另一个缺点是不能和常规设计的模块相结合，如模拟单元或者真正的静态的随机存取存储器模块(SRAM)。随着现在深入的亚微米处理技术中可达到的集成度的增加，几乎所有采用0.25微米技术或更高技术的设计都和一定数量的SRAM相结合。
我们所知道另一个分担原型试制成本的方法是多方案晶片方式。在多方案方法中，几个方案或集成电路结构合并在一个掩模组中。每个结构都有它自己的键合区以及位于结构周边处的输入/输出缓冲器。在这种方法中，一定的实现成本由包括在同一个掩模组中的不同结构之间分担。如果不同的使用者在一个给定的掩模组中拥有不同的结构，那么掩模成本和晶片制造成本对每一个使用者来说都减少了。现在有不少组织正在进行多方案晶片程序。其中一个便是MOSIS，一个位于加利福尼亚州南部的非赢利组织。
多方案晶片方法有一些缺点。例如，由于一个多方案芯片中的几个不同结构有它们自己独特的键合区，所以晶片层次的探针测试在生产环境中进行十分困难。晶片分割工序的复杂化造成了将这些结构装配到集成电路封装壳中的困难。在半导体晶片被分割成芯片时，整个的晶片必须在一个固定增量的指引下分割成小片。在多方案方法中，如果晶片上有10个不同尺寸的芯片结构，那么晶片在指引下的分割顾及了含有其中一个结构的小片，就会造成其他结构的损坏。同样，如果其中一个结构将投入生产，那么就需要制作一个仅包含此结构的新掩模组。成本的分担只有在原型试制阶段才有可能而非在生产阶段。
因此，就需要一个能在单个的芯片上提供复合集成电路结构的集成电路设计，此芯片上的所有结构都能在晶片探针测试台上测试，且所有结构也都能安全通过晶片分割操作和封装操作，这样通过终测就提供了设计成本的完全分担。同时也需要一个在装配过程中允许任何数量的结构进入或不可进入经封装的器件的集成电路构造。同样需要生产这种集成电路构造的设计方法。
                                 发明内容
本发明的一个目的是提供一个多结构集成电路芯片，它包含复合集成电路的结构和一组芯片中不同结构共享的键合区。
本发明的一个目的是提供一个多结构集成电路，其中集成电路中的复合电路结构可以通过一组共享的键合区进行探针测试。
本发明的进一步的目的是提供一个多结构集成电路芯片，它设置了其位置不在每个结构的周围，而是在芯片接近多结构芯片周边的区域里的键合区。
本发明的进一步的目的是提供一个多结构集成电路芯片，当芯片被装配进集成电路封装壳中后，任何一个电路结构都能被接触到。
本发明的进一步的目的是提供一种设计多结构集成电路的设计方法。
本发明的进一步的目的是提供一种设计多结构集成电路的自动设计方法。
本发明的进一步的目的是提供一种设计多结构集成电路芯片的自动设计方法，它不仅在原型试制期间提供成本分担而且也做好了生产准备。
本发明的进一步的目的是提供一种设计多结构集成电路芯片的自动设计方法，它允许设计者自由地在集成电路芯片内部的每个结构上按规格改制独特的元件。
本发明的目的及优点是通过产生一个多结构的网目录来获得的，这个网目录包含并且是一个独特结构网目录的组合，它在结构中共享I/O缓冲器。本发明的目的及优点是进一步通过使用多结构网目录和由此产生的掩模来获得的，用以加工半导体晶片来获得多结构集成电路芯片。半导体晶片最普通的是硅晶片，但也可以是其他半导体，如砷化镓，也可以是绝缘片上的半导体，如蓝宝石上的硅。
一方面，本发明的方法是一个集成电路结构组的设计和布局的方法，该组结构合并在一个单独的集成电路芯片上。这组结构可以只包括2个结构，也可以包括10个或更多结构。在本发明的方法中，网目录是为结合在一单个的芯片上(也称之为小芯片)的该组结构中的每个结构准备的。每个结构网目录包括一个管脚-区域分配表，此管脚-区域分配表对于一个结构根据一对一的原则将标号的封装壳管脚分配到标号的键合区上。此管脚-区域分配表在芯片上仅有一个结构的情况下也能运用，这时该结构将有它自己的键合区和I/O缓冲器。
在多结构集成电路芯片中，并不是每个独特结构都有它自己的I/O缓冲器和键合区的，但是它们有相应的输入、输出连接点，为了方便起见在文中把它们称作接口。
通过计算机程序将独特结构的网目录合并成一个多结构网目录。这个多结构网目录包括一个管脚-区域分配表，此表将每个结构中标号的接口分别分配给标号的I/O缓冲器、给标号的键合区和给标号的封装壳管脚。在多结构网目录中，除了独特结构网目录外还包括通过共享的双向输入/输出缓冲器进入这些结构的措施，还包括了在一个时间点只能有一个结构的输出的逻辑。接着将EDA工具运用到多结构网目录上以生成掩模布局。在掩模制作设备中用掩模布局来产生一个掩模组，此掩模组用来加工硅晶片，制造完成后再对晶片进行电气探针测试。此步骤中，将探针置于晶片的键合区上，使每个结构都能测试到，晶片上的所有结构都能在一次探针操作中依次完成测试。随后将晶片切割成单个的芯片，每个芯片上都包含一组结构。接着根据管脚-区域分配表，通过键合区与封装壳管脚之间的连接将每个芯片装配进半导体封装壳中。装配的过程中，可以限制也可以不限制接触多结构集成电路中的各种结构。在任何一种情况下，接触任何结构都是通过向结构的能动管脚上施加适当的信号来进行的。
另一种设置，本发明的集成电路芯片是一个至少含有2个集成电路结构的多结构集成电路芯片，其中的每个结构都是独立于其他而运行的。能被运作的结构被指定为能动结构。一个能动结构的选定是通过提供结构以能动信号给芯片来完成的，而该选择是可容易地改变的。
共享的键合区和共享的双向I/O缓冲器为输入输出信号进入无论哪一个能动结构提供了通道。
输入信号作用于键合区并通过I/O缓冲器传递到该结构。每个输入信号被分配给所有结构中需要该信号的数个结构。这样至少一部分的I/O缓冲器将输入信号传递给了2个或更多的结构。一个I/O缓冲器可以被连接将一个输入信号发送给所有的结构。
输出控制逻辑连接在结构与I/O缓冲器之间，这样到达键合区的输出信号就只能来自能动结构。
输出控制逻辑包括输出实现控制逻辑，其中来自一个结构的输出实现信号通往一个I/O缓冲器，则该结构必须是能动的。
当一个给定的I/O缓冲器不止服务一个结构时，输出控制逻辑还包括输出选择逻辑，该逻辑选择能动结构的输出而传递给I/O缓冲器。
在本发明的集成电路芯片布局中，共享的键合区和I/O缓冲器位于芯片的周边附近，结构则位于芯片的中央或核心区域。
                                附图说明
图1：根据本发明的一种多结构的集成电路芯片的一般布局。
图2：一个起“输入”作用的双向I/O缓冲器。
图3：一个起“输出”作用的双向I/O缓冲器。
图4：一个起双向作用的双向I/O缓冲器。
图5：连接到根据本发明的一个含有2个结构的多结构集成电路芯片上的双向I/O缓冲器的一个实例。
图6：连接到根据本发明的一个含有2个结构的多结构集成电路芯片上的双向I/O缓冲器的另一个实例。
图7：显示根据本发明的结构综合软件的所有功能的流程图。
图8：显示根据本发明的测试综合软件的所有功能的流程图。
                              具体实施方式
图1所示的是根据本发明的一个多结构集成电路芯片的一个简化的布局，只显示了芯片的顶部表面部分。多结构芯片10包含结构12。图1中，通过实例芯片有一组4个结构，结构的数量可以少到2个、多到20个或更多。结构12可以有不同的复杂程度和不同的形状。图1中，结构12位于芯片的中央或核心部分。图1也显示了位于芯片10的周边16附近的共享的I/O缓冲器14，每个I/O缓冲器14均与指定的键合区18相连，键合区可以用任何其他适当类型的机械连接来替代，如焊接块。I/O缓冲器14与结构12之间有连接，但图中没有示出。
图1中多结构芯片10的设计过程包括为每个结构12产生各自的网目录。单个结构12的网目录可以当作是一个次级网目录或一个低层次网目录。这些网目录组合起来并扩大形成了一个高级网目录，这个高级网目录也可称之为高层次网目录，它包括共享的I/O缓冲器和I/O缓冲器与结构间的连接。
本发明的多结构芯片10中使用的每个双向I/O缓冲器14既可用作输入缓冲器，如图2所示；又可用作输出缓冲器，如图3所示；或还可用作双向缓冲器，如图4所示。此外如果是多结构网目录要求，一个双向I/O缓冲器还可以不连接。
图2中，双向I/O缓冲器24有一个输入信号口26、一个输出信号口32、一个输出实现口34和一个关断芯片接口36。关断芯片接口36与键合区相连，图中没有示出。在这里双向I/O缓冲器24作为输入缓冲器工作是因为施加于输出实现终端34的信号阻塞了图中虚线所示的I/O缓冲器的输出部分。
图3中的双向I/O缓冲器24作为输出缓冲器工作是因为输出实现信号施加于输出实现信号口34，且输入信号口26没有连接上。
图4中的双向I/O缓冲器发挥双向缓冲器的功能，它用来传送输入信号和输出信号。这里输出功能通过施加于输出实现信号口34的输出实现信号而实现，且输入信号口26至少与结构上的一个输入口相连，这种情况图4中没示出。
多结构网目录包括每个结构独有的网目录，还包括一个附加的网目录，该附加的网目录限定了用于多路传输器及控制信号的附加逻辑，这样对每个双向I/O缓冲器，当要求运行任何一个结构时就可以实施“输入”、“输出”、“双向”及“不连接”这四个功能。
对一个给定双向I/O缓冲器所要求的功能会依据哪个结构是能动的而改变。任何一个结构都可以要求上述列举的四个功能中的任何一个。通过图解说明的方法，如果只有2个结构，那么这两个结构就有10个可能的功能组合。这10个组合如表1所示，用组合#1到组合#10表示。
                                            表1
接下来详尽讨论组合4和组合6的实施。
图5所示的是缓冲器的连接图以及可用于组合4的输出控制逻辑。在组合4中，当结构12-1能动时，双向I/O缓冲器被要求执行“双向”功能，而当结构12-2能动时则执行“输入”功能。双向I/O缓冲器24中有一个与结构12-1的输入口28和结构12-2的输入口28电气连接的输入信号口26，这样通过I/O缓冲器24就可以将任何施加于键合区(图中没示出)的输入信号传送到2个输入口28。结构12-1上的输出口38与I/O缓冲器24的输出信号口32相连。结构12-1上的输出实现口40被输入到与门42。通过结构能动信号线50将结构#1的能动信号施加到与门42上。这里输出控制逻辑就是由与门42组成的输出实现逻辑。与门42的输出是施加于缓冲器24中输出实现信号口34的输出实现信号。在这种情况下，当结构#1的能动信号激活了结构12-1时，双向缓冲器24的输出功能就实现了，且来自结构12-1上的输出口38的输出信号就出现在关断芯片接口36处。
如果结构12-2是能动的(通过结构#2的信号来激活，图5中没有示出)，那么来自结构12-1上的输出实现口40的输出实现信号就在与门42处被阻挡，而且双向I/O缓冲器24只执行“输入”功能。
图6所示的是连接图以及可用于实施组合6的输出控制逻辑。在组合6中，对结构12-1和结构12-2而言，双向I/O缓冲器24均被要求执行“双向”功能。
这里输出控制逻辑包括输出实现控制逻辑44和输出选择逻辑46。当在信号线50上的结构#1的能动信号是高电平，且在信号线52上的结构#2的能动信号是低电平时，通过输出实现逻辑44，将来自结构12-1的输出实现口40的输出实现信号送到缓冲器24的输出实现信号口34并且缓冲器24实现了输出。还有，当结构#1的能动信号在信号线50上是高电平，且结构#2的能动信号在信号线52上是低电平时，结构12-1就被选中并是能动的，来自结构12-1的输出口38的输出信号就经输出选择逻辑46通往缓冲器24的输出信号口32，并出现在缓冲器24的接口36上。同时来自结构12-2的输出口38中的任何输出信号均被输出选择逻辑46所阻挡。
当结构#2上的信号在信号线52上是高电平时，除了来自结构12-2的输出实现口40的输出实现信号使缓冲器24实现了输出，而同时来自结构12-1的输出口38中的输出信号被逻辑46阻挡了以外，工作过程是相似的。
根据本发明的多结构芯片的设计包括如上所述的产生一个多结构网目录。设计软件需要对每个结构限定管脚-键合区-缓冲器的分配。每个结构的使用者可以提供这个信息。通过软件将独个结构的管脚-键合区-缓冲器的分配合并起来，提供一个多结构集成电路芯片的管脚-键合区分配表。表2是一个极端简化情况下的这样的管脚-键合区分配表的实例。
管脚-键合区分配表举例：
管脚# 键合区# 结构#1 结构#2 结构#3 结构#4
1 1 输入 输出 输入 双向
2 2 NC 双向 输出 双向
3 3 双向 输入 双向 NC
4 4 Vdd Vdd Vdd Vdd
5 5 Vss Vss Vss Vss
最高结构
双向
双向
双向
Vdd
Vss
表2
表2所示的是四个结构以及包括Vdd与Vss的五个管脚的管脚-键合区分配。表的主体显示了每个结构中的每个管脚与键合区间要求的缓冲器功能。在表2中的第一列里，“管脚#”指的是封装壳管脚号。表中第二列中的“键合区#”指的是每个结构的键合区号，例如“键合区#”中的1指的是输入键合区1或输出键合区1，也可以两者都是，这根据要求来决定。键合区号1指的是结构1中的输入键合区1、结构2中的输出键合区1、结构3中的输入键合区1以及结构4中的输入键合区1和输出键合区1。
就以管脚1举例来说，结构1的管脚1与键合区1间的功能被要求是输入，那么就把管脚1分配到结构1的输入口1。结构2的管脚1与键合区1间的功能被要求是输出，那么就把管脚1也分配到结构2的输出口1。结构3的管脚1与键合区1间的功能被要求是输入。结构4的管脚1与键合区1间的功能被要求是双向，那么就把管脚1也分配到结构4的输入口1和输出口1。表2的最右一列中，最高水平结构对管脚1要求双向缓冲器。
注意管脚3不分配给结构4中的任何键合区，用符号NC来表示不连接。尽管在表2中没有表示出，但是一个管脚和其关联的I/O缓冲器可能不分配给任何结构中的键合区，这时它就分配给零输入口和零输出口。
从表2中我们可以得出如果有N个结构，那么一个输入管脚可以分配给M个结构中的每个结构的一个输入口和P个结构中的每个结构的一个输出口，这里的M和P均是从0到N的一组整数中的整数。
在表2的第二列顶部的名词“键合区”衍生自这样的一个实际情况，这个实际情况就是如果一个结构作为一单结构的集成电路制造出来，那么它的输入口和输出口都各需要一个键合区。虽然在多结构的构造中结构的输入口与输出口仍然保持，但这些键合区在多结构的构造中被除去。不过名词“键合区”仍然保留在表2中。
以“最高结构”为列头的列表示了某些管脚要求双向缓冲器。在多结构网目录的生成过程中，可以用自动设计技术来从结构网目录中删除缓冲器，并将双向I/O缓冲器插进多结构网目录，在那里它们可被低层网目录共享。软件可以读出每个结构的管脚-键合区分配，这样整个管脚-键合区分配就正确地产生了。
图7显示了一个为多结构集成电路产生最高级综合结构的操作流程图。图7中结构综合软件82收到所有结构的数据84，这些结构将要建立在一单个的多结构芯片上。数据84包括每个结构的管脚-键合区-缓冲器分配86及网目录88。结构综合软件也可以接收结构选择输入90。结构选择输入是一个从外部施加于综合结构的构型信息。这个构型信息可以通过将输入管脚与高电平或低电平相连来实施。二选一地，高电平终端或低电平终端可以在装配过程中通过线连接技术来得到。结构综合软件为多结构集成电路芯片输出一个最高级综合，包含管脚-键合区-缓冲器分配结构和一最高级网目录或多结构网目录。
每个网目录代表了一个完整的结构。设计者为每个结构设计了模拟矢量。每个结构的模拟矢量组合成一组最高级结构的模拟矢量。可以用自动设计技术来自动地完成这个过程。然后组合的矢量组被用来生成一个半导体生产测试程序，用来测试多结构器件。
图8是一个说明测试综合矢量过程的流程图。图8中测试模式综合软件92收到一包括在多结构芯片中的所有结构的数据94。数据94包括每个结构的激励矢量和响应矢量。测试模式综合软件也可以接收一个结构选择输入96。测试模式综合软件输出的数据98包括激励矢量和响应矢量，两者都用于最高级综合结构。从激励矢量和响应矢量98中产生一个用于多结构集成晶片或器件的半导体测试程序100。
当图7的结构综合软件和图8的测试模式综合软件完成后，多结构芯片的实体布局就生成了，且产生了一个掩模组。掩模用于晶片制造设备中加工一批半导体晶片。用半导体生产测试程序对加工好的晶片进行探针测试，识别出优良的多结构芯片。接着将晶片分割成单独多结构芯片，每个芯片在被装进一个集成电路封装壳。键合区与封装壳的外部管脚相连，然后封装壳被密封。对封装好的多结构集成电路再一次进行测试。
本文具体叙述了本发明的实施例，它们是说明性而不是限制性。这样本发明在具体实施细节中就可以有多种的变化，这些变化可以从包括在本文中的叙述中由一个普通的熟练的技术人员引申出来。所有的变化都被认为是处于附后的权利要求的范围内。

Claims (11)

1.一个集成电路芯片，其特征在于，所述集成电路芯片包括：
至少两个集成电路结构，每个结构都通过一个相应的结构能动信号来使其能动或非能动；
双向I/O缓冲器；以及
输出控制逻辑；其中
至少有一个所述I/O缓冲器与所述至少两个结构相连，用以向那里传送输入信号，且其中
所述至少一个I/O缓冲器通过所述输出控制逻辑来连接，这样所述输出控制逻辑允许所述至少一个I/O缓冲器输出一个输出信号，这个所述输出信号必须来自于活动的结构。
2.如权利要求1所述的集成电路芯片，其特征在于，其中
所述至少两个结构的每个结构都有多个输入口、至少一个输出口以及一个对所述至少一个输出口的每个输出口相联系的输出实现口，其中
所述至少一个I/O缓冲器与所述至少两个结构的每一个结构中的至少一个输入口相连。
3.如权利要求1所述的集成电路芯片，其特征在于，其中
所述控制逻辑包括输出实现控制逻辑，用以接收来自一个结构的输出实现口的输出实现信号，和用以接收所述结构的相应结构能动信号，还可在只有所述结构是一个能动结构时，输出所述输出实现信号给所述至少一个I/O缓冲器。
4.如权利要求3所述的集成电路芯片，其特征在于，其中
所述输出控制逻辑还包括输出选择逻辑，用以接收来自所述至少两个结构的每一个结构的输出口的输出信号，和用以接收所述至少两个结构的每一个结构的相应结构能动信号，还可用来输出来自所述能动结构中的所述输出信号给所述至少一个I/O缓冲器，如果所述能动结构是所述至少两个结构中的一个。
5.如权利要求1所述的集成电路芯片，其特征在于，其中
所述至少两个结构位于芯片的核心区域，且所述双向I/O缓冲器位于芯片的周边区域。
6.如权利要求5所述的集成电路芯片，其特征在于，其中进一步包括
与所述双向I/O缓冲器相连的并位于芯片的周边区域的多个键合区。
7.一种设计多结构集成电路芯片包含复合结构的方法，其特征在于，所述方法包括以下步骤：
建立每个结构的网目录；
建立每个结构的管脚-键合区分配明细表；
综合管脚-键合区分配明细表；
综合网目录；和
产生一个多结构集成电路芯片的布局，其中的I/O缓冲器被复合结构共享。
8.如权利要求7所述的设计方法，其特征在于，其中综合管脚-键合区分配明细表的步骤是通过结构综合软件来完成的。
9.如权利要求7所述的设计方法，其特征在于，其中综合网目录的步骤是通过结构综合软件来完成的。
10.如权利要求7所述的设计方法，其特征在于，它进一步包括产生每个结构的测试模式以及综合这些测试模式。
11.如权利要求7所述的设计方法中，其特征在于，其中综合测试模式的步骤是通过测试模式综合软件来完成的。
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