CN1411193A

CN1411193A - 接收装置和半导体装置

Info

Publication number: CN1411193A
Application number: CN02105968A
Authority: CN
Inventors: 谷口章二; 黑岩功一; 金杉雅己; 山田良和; 疋田真大
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd; Socionext Inc
Priority date: 2001-10-05
Filing date: 2002-04-12
Publication date: 2003-04-16
Anticipated expiration: 2022-04-12
Also published as: US20030067965A1; CN1208919C; JP3871540B2; US7035318B2; JP2003115821A; EP1300961A3; EP1300961A2; EP1300961B1

Abstract

用于接收具有多个多径分量的CDMA系统信号的接收装置的目的是减小尺寸。接收部分接收CDMA系统信号。存储部分存储接收部分接收的信号。解调部分利用去扩展码解调存储在存储部分中的接收信号所包含的每一个多径分量。控制部分用于通过促使解调部分进行时分复用处理来对多个多径分量的解调进行控制。RAKE合并部分用于对解调部分的输出进行最大比率的合并以产生解调信号。

Description

说明书接收装置和半导体装置

技术领域

本发明涉及一种接收装置和半导体装置，具体地说，涉及一种用于接收含有多个多径分量的CDMA系统信号的接收装置和用于处理含有多个多径分量的CDMA系统信号的半导体装置。

背景技术

对于下一代移动通讯系统CDMA(码分多址)系统是一个有很强竞争力的候选，并且采用了此通信系统的蜂窝电话正逐步涌向市场。

利用CDMA系统，可通过传播扩展码的方式向用户发送信息，由于不同的用户拥有不同的扩展码，这样可以使多个用户同时在同一频带上实现通信。

顺便提及，在移动通讯中存在多径衰落的问题。如果产生了多个通路，每一通路上的所需信号将在不同的时间到达，并且这些信号的强度和它们的到达时间相对应。每一时刻到达的每一个所需信号都是一个多径分量(multipath component)。

瑞克(RAKE)接收系统在这种多径环境中将会提高扩频通讯系统的性能。通过RAKE接收系统对多径分量进行解调，并且在多径衰落出现时对其进行合并。

图10是显示传统的具有RAKE合并部分的接收装置的结构方框图。

如图10所示，传统的具有RAKE合并部分的接收装置包括：天线1、接收部分2、控制部分3、指4-O到4-N以及RAKE合并部分5。

天线1获取由基站发出的电波，并且将它们提供给接收部分2。

接收部分2将天线1获取的电波转换成电信号，并将这些电信号提供给指4-O到4-N。

控制部分3计算多径信号的延迟时间，并且将指示延迟时间的信号分别提供给指4-O至4-N。

指(finger)4-O至4-N中的每一个指利用指示延迟时间的信号，调整扩展码的相位对接收信号进行去扩展，并且通过利用扩展码进行去扩展来解调多径分量以得到所需信号。

RAKE合并部分5对指4-O至4-N输出的所需信号进行时间调整，并且对这些信号进行最大比率的合并以产生解调信号。

现在，对上述传统的接收装置操作进行说明。

天线1获取那些源于基站，通过多个路径(多径)到达的电波，并且将这些电波提供给接收部分2。

接收部分2将接收到的射频(RF)信号变换成中频(IF)信号，产生例如8比特I和Q信号，并将它们输出。

基站发送的电波将通过多径到达。因此，如图11所示，接收到的信号有多个峰值。控制部分3计算这些多径信号的延迟时间，并且将指示延迟时间的信号分别提供给指4-O至4-N。

指4-O至4-N中的每一个指利用指示从控制部分3提供的延迟时间信号，将去扩展码延迟一预定的时间，并且通过将接收部分2提供的信号和去扩展码相乘的方式进行去扩展。

RAKE合并部分5对去扩展后由指4-O至4-N输出的信号进行时间调整，并且对这些信号进行最大比率的合并以产生一解调信号。

如上所述，通过RAKE合并，可以将多个峰值统一成一个，也就是说，分散的功率可以合并，结果是，S/N的比率将会提高。

但是，如图10所示，对于传统的RAKE接收装置，由于要根据其多径的数目来确定其指的数目，导致了需要大规模电路。

另外，如图12所示，如果接收到的信号的时间改变了，并且比预定的指显著提前了，那么那部分信号将无法正确恢复。更糟糕的情况是：码元将会丢失。

例如由于接收装置的移动(或是反射电波的反射物的移动)，指针在其上进行去扩展的通路消失，这样，相同的指将不得不在其它通路上进行去扩展。在这种情况下，如图12中的第三和第四时隙所示，如果一个将要被处理的路径分量已经被接收到了，那么那部分信号将会被丢失。

发明内容

本发明正是在上述背景环境下完成的。本发明的一个目的就是提供一种能够防止电路规模扩大并且能够防止码元丢失的接收装置和半导体装置。

为了实现上述目的，本发明提供了一种用于接收具有多个多径分量的CDMA系统信号的接收装置，此接收装置由以下几部分组成：用于接收CDMA系统信号的接收部分；用于存储接收部分接收到的信号的存储部分；用于利用去扩展码解调存储在存储部分中的接收信号所包含的每一个多径分量的解调部分；用于通过使解调部分进行时分复用操作来对多个多径分量的解调进行控制的控制部分；以及用于对解调部分的输出进行最大比率地合并以产生一解调信号的RAKE合并部分。

另外，为了实现上述目的，本发明还提供了一种用于处理具有多个多径分量的CDMA系统信号的半导体装置，这个半导体装置由以下几部分组成：用于接收CDMA系统信号的接收部分；用于存储接收部分接收到的信号的存储部分；用于利用去扩展码解调存储在存储部分中的接收信号是所包含的每一个多径分量的解调部分；用于通过促使解调部分进行时分复用操作来对多个多径分量的解调进行控制的控制部分；以及用于对解调部分的输出进行最大比率的合并以产生一解调信号的RAKE合并部分。

从下面结合附图的描述中本发明的上述的和其它的目的、特点和优点将变得更加清楚明显，附图以示例的方式对本发明的优选实施例进行了说明。

附图说明

图1是本发明工作原理描述图；

图2是本发明一个实施例的结构图；

图3是图2中所示的输入数据缓冲器部分的具体结构图；

图4是图2中所示的去扩展指部分的具体结构图；

图5是图2中所示的控制部分的具体结构图；

图6是虚拟无线时隙、去扩展时隙、去扩展轨迹时隙之间关系说明图；

图7是防止码元丢失过程的细节描述图；

图8是描述图2中所示的输入数据缓冲器中的数据是如何被读出的示意图；

图9是图2中所示的去扩展指部分的结构的另外一个例子的示意图；

图10是显示带有RAKE合并部分的传统的接收装置结构的方框图；

图11是从基站通过多径到达的电波的功率与时间之间关系示意图；

图12是接收到信号的时间改变并且比预定指显著提前的例子描述图。

具体实施方式

下面参照附图对本发明的各优选实施例进行描述。

图1是本发明工作原理的描述图，如图1所示，根据本发明的接收装置包括：天线20、接收部分21、存储部分22、解调部分23、控制部分24和RAKE合并部分25。

天线20获取源自基站通过多径到达的电波。

接收部分21将天线20获取的信号转换成相应的电信号并且将它输出。

存储部分22存储由接收部分21接收到的信号。

解调部分23利用去扩展码解调存储在存储部分22中的信号所包含的的每一个多径分量。

控制部分24通过使解调部分进行时分复用操作来对解调多个多径分量进行控制。

RAKE合并部分25对解调部分23的输出进行最大比率的合并以产生解调信号。

现在，对图1的操作过程进行说明。

天线20获取源自基站通过多径到达的电波，并将它们提供给接收部分21。

接收部分21将天线20获取的电波变换成相应的电信号，再将这个电信号变换成数字信号，并将此数字信号输出。

存储部分22是一个环形缓冲器。接收部分21输出的数字信号被依次地按预定的地址存储到存储部分22内。当数据被存储到所有的区域内后，这些数据将按着引导地址被又一次存储，并且重复同样的过程。

解调部分23在控制部分24的控制下从存储部分22中读取数据，也就是说，控制部分24向解调部分23提供每一个多径分量的存储地点的引导地址。因此，解调部分23可以通过从由控制部分24提供的引导地址处读取预定的数据来读取每一个多径分量。在这种情况下，解调部分23将以N倍于接收部分21写入数据的速率读取数据。结果是，一个解调部分23将拥有同全部N个指相当的吞吐量。当数据被读取的时候，这可以例如使用处理时钟的频率是数据写入存储部分22时使用的处理时钟的频率的N倍来实现。

举个例子，假如如图11所示的第一、第二和第三个多径分量所对应的数据分别存储在存储部分22内的地址“0001”、“0012”和“0058”。那么控制部分24将会将这些地址值“0001”、“0012”和“0058”提供给解调部分23。

解调部分23以三倍于写入速率的速率从与控制部分24提供的地址值“0001”相对应的地址“0001”读取预定数量(一个时隙)的数据，并将此数据与去扩展码相乘来进行解调。

接下来解调部分23以三倍于写入速率的速率从与来自控制部分24的地址值“0012”相对应的地址“0012”读取数据，并将此数据与去扩展码相乘来进行解调。同样的，解调部分23以三倍于写入速率的速率从与来自控制部分24的地址值“0058”相对应的地址“0058”读取数据，并将此数据与去扩展码相乘来进行解调。

因此，在从接收部分21处写入一个时隙(slot)数据的时间内可以完成对三个时隙数据的解调。

RAKE合并部分25对由解调部分23解调后依次以时隙的形式输出的数据进行时间调整，并对数据进行最大比率的合并以得到一解调信号。

如上所述，本发明中的接收装置的解调过程的时分复用是通过下述过程完成的：一次将接收到的信号写入存储部分22；以高于写入速神率的速率读取它；并且由解调部分23完成对它的解调。因此，同图10所示的传统的接收装置相比，该电路规模将会被降低。

现在对本发明的一个实施例进行说明。

图2是本发明一个实施例的结构示意图，如图2所示，根据本发明的一个实施例的接收装置由以下几部分组成：天线50、接收部分51、输入数据缓冲器部分52、自由运行计数器53、去扩展指部分54、控制部分55、时间检测部分56、RAKE合并部分57。

天线50获取来自基站的通过多径到达的电波，并且将它们提供给接收部分51。

接收部分51接收天线50获取的信号，并将它们转换成相应的电信号并输出该电信号。

如后面所述，在输入数据缓冲器52中，多个随机存取存储器(RAM)形成一个环形缓冲器。输入数据缓冲器部分52将接收部分51提供的数据存储在由自由运行计数器53提供的计数值指定的地址。

自由运行计数器对在一个帧周期内的计数器计数，并将计数值提供给输入数据缓冲器52和控制部分55。

去扩展指部分54按时隙从输入数据缓冲器52的地址读取数据，并且将该数据与去扩展码相乘以去扩展接收到的信号该地址的开始由控制部分55指定。

控制部分55控制将数据写入输入数据缓冲器52和从输入数据缓冲器52处读取数据，并且控制利用去扩展指部分54对数据的读取和去扩展。

时间检测部分56利用由接收部分51输出的接收信号，检测每一个多径分量的延迟时间，产生一个时间信号，并且将它提供给控制部分55。

RAKE合并部分57对由去扩展指部分54的输出实施最大比例的合并以产生一解调信号。

现在对每一部分的具体结构进行描述。

图3是图2中所示的输入数据缓冲器部分52的具体结构图。如图3所示，输入数据缓冲器部分52包括解码器52a、选择器52b至52d、随机存取存储器(RAM)52e至52g和选择器52h。

解码器52a通过解码产生写允许信号并从控制部分55提供的写指针产生写地址；并将它们提供给选择器52b至52d、选择器52h和RAM52e至52g。

如果由解码器52a提供的写允许信号是有效的，那么选择器52b选择一个由解码器52a提供的地址信号，并将其提供给RAM52e。如果由解码器52a提供的写允许信号是无效的，那么选择器52b由控制部分55提供的读指针并将其提供到RAM52e中。

如果由解码器52a提供的写允许信号是有效的，那么选择器52c选择一个由解码器52a提供的地址信号，并将其提供给RAM52f。如果由解码器52a提供的写允许信号是无效的，那么选择器52c选择一个由控制部分55提供的读指针并将读地址提供给RAM52f。如果由解码器52a提供的写允许信号是有效的，那么选择器52d选择一个由解码器52a提供的地址信号，并将其提供给RAM52g。如果由解码器52a提供的写允许信号是无效的，那么选择器52d选择一个由控制部分55提供的读指针，并将读地址提供RAM52g。由于写允许信号是用来选择唯一一个写有数据的RAM的信号，所以输入到RAM52e至52g中的写允许信号中有一个是有效的而其它的是无效的。

如果由解码器52a提供的写允许信号是有效的，那么随机存取存储器52e将接收到的由接收部分51提供的数据存储到与选择器52b提供的地址信号相对应的存储区内。如果由解码器52a提供的写允许信号是无效的，那么随机存取存储器52e从与选择器52b提供的地址信号相对应的存储区内读取数据并将其提供给选择器52h。

如果由解码器52a提供的写允许信号是有效的，那么随机存取存储器52f将接收到的接收部分51提供的数据存储到与选择器52c提供的地址信号相对应的存储区内。如果由解码器52a提供的写允许信号是无效的，那么随机存取存储器52f从与选择器52c提供的地址信号相对应的存储区内读取数据并将其提供给选择器52h。

如果由解码器52a提供的写允许信号是有效的，那么随机存取存储器52g将接收到的由接收部分51提供的数据存储到与选择器52d提供的地址信号相对应的存储区内。如果由解码器52a提供的写允许信号是无效的，那么随机存取存储器52g从与选择器52d提供的地址信号相对应的存储区内读取数据并将其提供给选择器52h。

在解码器52a所提供的写信号是无效的情况下，选择器52h选择一个随机存取存储器，数据从该随机存取存储器中被读出，并且将由该随机存取存储器输出的数据输出到去扩展指部分54。

图4是图2中所示的去扩展指部分54的具体结构示意图。如图4所示，去扩展指部分54包括代码发生部分54a、乘法器54b、加法器54c和触发(FF)电路54d。

代码发生部分54a与从控制部分55提供的启动信号同步产生与从控制部分55提供的码元数相对应的去扩展码(通过将扰频码和信道码(channelization code)相加得到的)，并且将其提供给乘法器54b。

乘法器5b顺序地将由代码发生部分54a提供的去扩展码和从输入数据缓冲器部分52处读取的接收信息相乘并将乘得的结果输出。

加法器54c将存储在触发电路54d中的先期数据与加法器54b输出的数据相加并且把加得的结果提供到触发电路54d。

触发电路54d存储由加法器54c提供的数据。

现在参照图5对控制部分55的详细结构进行说明。

如图5所示，控制部分55包括外部寄存器55a、表55b和微调度器(microscheduler)55c。

时间检测部分56将关于每一多径分量的时间信息写入外部寄存器55a。

表55b起到一个缓冲器的作用。表55b以一种不干涉外部寄存器55a写操作的方式读取并存储写入外部寄存器55a的时间信息。

微调度器55c利用由自由运行计数器53提供的计数值并产生写指针(pointer)，另外，微调度器55c还通过由自由运行计数器53提供的计数值和存储在表55b中的时间信息产生读指针，并将此读指针提供给输入数据缓冲器部分52。

此外，微调度器55c利用由自由运行计数器53提供的计数值，周期性产生启动信号，并且把这些信号提供给去扩展指部分54。另外，微调度器55c还产生与每一个多径分量相对应的码元数并且将此地码元数提供到去扩展指部分54。

现在对上述实施例的操作进行说明。

首先对图2所示实施例的操作进行概述，接下来再对整个操作的细节进行说明。

如图6所示，在本实施例中，一个接收信号由一个38,400码片(chip)(等于10毫秒)的虚拟无线帧(virtual radio frame)构成。如图6(A)所示，此虚拟无线帧又是由十五个每个包括2,560码片(等于667微秒)的虚拟无线时隙构成。

如图6(B)所示，每一个虚拟无线时隙又是由十个每一个包括256码片(等于66.7微秒)的去扩展时隙构成。

传统的接收装置，由多个指以并联的方式一次性的对去扩展时隙完成去扩展操作。如图6(C)所示，在本实施例中，去扩展操作通过将每一个去扩展时隙分成十六个去扩展轨迹时隙(despread trace slot)来实现。也就是说，每一个指是在时分的基础上进行操作，并且有八个指实际工作。

在本例中，去扩展过程的处理时钟的频率设置为传统接收装置所使用频率的十六倍。

去扩展轨迹时隙一共有十六个，比八个指多出八个。如图7所示，这些多出的去扩展轨迹时隙可以分配给用于防止码元丢失的操作。

现在，对本发明实施例的具体操作进行说明。

天线50获取来自一个或多个基站通过多径到达的电波。接收部分51将天线50获取的这些电波转换成相应的电信号，并将该电信号转换成中频信号，然后再将中频信号转换成数字信号，最后将数字信号做为接收到的基带信号提供给输入数据缓冲器部分52和时间检测部分56。接收部分51对接收到的信号进行四倍重复取样处理，这样接收部分51将向输入数据缓冲器部分52输出的数据的数量是它在通常情况下输出数据数量的四倍。

输入数据缓冲器部分52将由接收部分51提供的数据依次存储到如图3所示的随机存取存储器52e到52g中。当随机存取存储器52g存满之后，输入数据缓冲器部分52再次将数据存储到RAM52e中，并且以同样的方式重复存储数据的操作。也就是说随机存取存储器52e到52g用作环形缓冲器(ring buffer)。

现在对输入数据缓冲器部分52的具体操作过程进行说明。首先由控制部分55提供一个写指针，此写指针含有一个用于选择写数据的随机存取存储器的写允许(WE)信号。这个写允许信号被解码器52a提取出来并提供到选择器52b至52d中。举个例子来说，假如数据被写入随机存取存储器52e中，那么所有从解码器52a输出的写允许信号中与随机存取存储器52e相连的写允许信号变为有效的，而其它的写允许信号都变成无效的。

当写允许信号变成有效的时，数据就能够被写入随机存取存储器52e，在这种情况下，写允许信号也被提供到选择器52b，当写允许信号变成有效的时，选择器52b选择一个由解码器52a输出的地址信号。结果是，由解码器52a输出的地址信号将被提供到随机存取存储器52e。

随机存取存储器52e将接收部分51提供的数据存储到由选择器52b提供的地址信号所指定的存储区内。这个操作从第一个地址到最后一个地址在随机存取存储器52e内重复进行，因此，随机存取存储器52e将存入由接收部分51提供的数据。

如上所述，接收部分51对接收到的信号进行四倍重复取样处理并且用一个字(一个去扩展时隙包含256个码片)代表一个码片。因此一个含有一个去扩展时隙的信号是做为1024个数据字存入随机存取存储器52e的。

当随机存取存储器52e充满已后，数据将被写入随机存取存储器52f，接收到的信号将依次按照与上述相同的操作被存入随机存取存储器52f。

如果随机存取存储器52f被充满了，那么随机存取存储器52g将会被选择可以用来写入数据的RAM并且数据将会被写入随机存取存储器52g。在这时，先前接收到的数据将被存储到随机存取存储器52e和52f。随机存取存储器52e或52f将因此被选择做为读取数据的RAM。数据通过由控制部分55提供的写指针做为引导地址被读取并且被提供到去扩展指部分54。

现在对读操作的具体细节进行说明。时间检测部分产生关于每一个多径分量的时间信息，并且将这些时间信息提供给外部寄存器55a，使外部寄存器55a存储这些时间信息。存储在外部寄存器55a中的关于每一多径分量的时间信息被一次性的存入表55b，并且被微调度器55c读取。微调度器55c将时间信息和由自由运行计数器53输出的计数值相加以产生一个读指针。由这种方式产生的读指针将会被提供给输入数据缓冲器52。

例如，如果数据被写入输入数据缓冲器52中的随机存取存储器52g，那么与随机存取存储器52g相连的写允许信号有效，而其它写允许信号无效。选择器52d将因此选择一个由解码器52a提供的写地址信号并将它提供给随机存取存储器52g。选择器52b选择一个由控制部分55提供的读指针并将一个读地址提供给随机存取存储器52e。同样的，选择器52c选择一个由控制部分55提供的读指针将一个读地址提供给随机存取存储器52f。

由于无论与随机存取存储器52e相连还是与随机存取存储器52f相连的写允许信号都是无效的，因此数据可以从随机存取存储器52e和52f处被读出。随机存取存储器52e和52f从与控制部分55提供的读指针相对应的存储区内读取数据，并且将读取的数据提供给选择器52h。

选择器52h根据由解码器52a提供的写允许信号产生信号用来选择读取数据的随机存取存储器，根据该信号选择从随机存取存储器52e至52g其中一个输出的数据，并将该数据提供给去扩展指部分54。在上面的例子中，由于与随机存取存储器52g相连接的写允许信号是有效的，因此选择器52h产生一个信号用于选择从随机存取存储器52e输出的数据，根据该信号选择从随机存取存储器52e输出的数据，并且将该数据输出到去扩展指部分54。在这种情况下，随机存取存储器52f也输出数据，但是此数据没有被选中。结果是，由随机存取存储器52f输出的数据将被遗弃。

图8是用来描述数据是如何从输入数据缓冲器部分52处被读取的。图8中，RAM#M对应于如图3所示的随机存取存储器52e至52g中的一个，并且数据将被依次从RAM#M到RAM#M+1读取。在本实施例中，M小于或等于三。

如图8所示，由四倍重复取样得到的数据已经被写入随机存取存储器52e至52g，也就是说，随机存取存储器52e至52g所存储的数据的数量是读取一侧所使用数量的四倍。因此，在读取的过程中，图8中标有“O”的每一个第四条数据都被读取以减少数据量。在图8中表明了在读起始地址为O至1023的情况下数据将被读取的位置。更具体地说，如果读起始地址为0，那么地址0，4……1016和1020处的数据将依次被读取。

如图7所示，在本实施例中，去扩展时隙被分成十六个去扩展轨迹时隙并且被处理，因此，将以十六倍于普通(传统)速率的速率从随机存取存储器52e至52g中读取数据，例如，在进行数据读取时其处理时钟的频率比进行数据写入时使用的处理时钟(普通处理时钟)的频率高十六倍。通常的去扩展处理是对以这种方式读取的数据中包含的偶数数字的去扩展轨迹时隙(TR#0、TR#2、TR#4、……、和TR#14)进行。只有当为了防止码元丢失而进行补偿时方在奇数数字的去扩展轨迹时隙(TR#1、#3、#5、……、和TR#15)进行去扩展处理。

现在对具体的操作进行说明。如果在偶数数字的去扩展轨迹时隙被读取后将要被处理的接收数据的读起始位置被赋予了相同的去扩展时隙数，也就是说，如果在偶数数字的去扩展轨迹时隙被读取后将要被处理的接收信号已经被存储到了图7中所示的TR#7的位置，那么在处理下一个去扩展时隙时数据将被写入RAM#M(目前数据是被写入RAM#M+2)并且已被写入RAM#M中的数据将会被消除。在本实施例中，如果存在这样的数据，那么去扩展处理将对数字号为奇数的去扩展轨迹时隙进行以防止码元丢失。

在数字号为奇数的去扩展轨迹时隙上以这种方式进行数据处理将可以避免必须在下一个去扩展时隙上进行去扩展处理。在那种情况下，在下一个数字是为偶数的去扩展轨迹时隙上的处理将会被取消(见图7中TR#12中的虚线)。为了判断是否在数字是为偶数的去扩展轨迹时隙上进行数据处理，就应该对读起始位置上是否被赋予了相同的去扩展时隙号是做出判断。

如上所述，从输入数据缓冲器部分52中读取的数据被提供到图4所示的去扩展指部分54并且在那里被进行去扩展处理。也就是说，去扩展指部分54接受由输入数据缓冲器部分52读取的数据并把它提供给乘法器54b。代码发生部分54a已经提供了一个通过将扰频码和信道码相加得到的且与控制部分55提供的码元数相对应的去扩展码。乘法器54b顺序地将由输入数据缓冲器部分52读取的数据和由代码发生部分54a提供的去扩展码相乘并将乘得的结果输出。

加法器54c将乘法器54b输出的数据和先前操作得到的存储在触发电路54d中的数值相加并将加得的结果输出。触发电路54d存储加法器54c输出的操作结果。结果是，触发电路54d输出的是通过将输入数据缓冲器部分52读取的数据和代码发生部分54a提供的去扩展码相乘得到的结果合计得到的值。

以合计这种方式得到的数值被提供到RAKE合并部分57。RAKE合并部分57对这些数值进行最大比率的合并以产生解调信号。

如上所述，在本发明的这个实施例中，输入数据缓冲器部分52位于接收部分51和去扩展指部分54之间，并且在去扩展指部分54中通过设置数据的读取速率高于数据的写入速率进行时分复用处理。这使得一个去扩展指部分54起到了多个去扩展指所起的作用。结果是，电路的规模将会被减小。

另外，在本实施例中，在从输入数据缓冲器部分52读取数据的情况下，多余的去扩展轨迹时隙被提供，并且如果需要，可以在这些多余的时隙内进行补偿操作。这可以防止码元丢失。

在上述实施例中，一个去扩展时隙被分成十六个去扩展轨迹时隙。但是，当然本发明不会被局限于只此一种情况。

此外，上述实施例中所示的电路的结构只是一个简单的例子，显然本发明不会被局限于只此一种情况。

现在对图2所示的去扩展指部分54结构的另外一个例子进行说明。

图9是图2所示的去扩展指部分52结构的另外一个例子的示意图。图9所示的去扩展指部分60包括代码产生部分60a、乘法器60b、加法器60c、包含有触发电路62-0至62-N的缓冲器部分61以及选择器63。

当由控制部分55提供的启动信号变成有效的时，代码产生部分60a产生一个与将扰频码和信道码相加得到的与码元数相对应的去扩展码，并将它提供给乘法器60b。

乘法器60b顺序地将由输入数据缓冲器部分52读取的数据和由代码发生部分60a提供的去扩展码相乘，并将乘得的结果输出。

加法器60c将由乘法器60b输出的数据和存储在输入数据缓冲器部分61的数据相加，并将加得的结果输出到缓冲器部分61。

缓冲器部分61包括触发电路62-0至62-N(在本实施例中N＝7)，触发电路的个数与指的个数相对应，存储通过合计与每一个指相对应的数据得到的数值，通过选择器63对预定的触发电路输出的结果进行选择，并将选择结果输出。

现在对去扩展指部分60的操作进行说明。

在本实施例中，输入数据缓冲器部分52读取并输出数据，其数量如图6(B)所示一个时隙的一半，也就是说为128码片数据。当开始读取第一个指所对应的数据时，选择器63利用由控制部分55提供的指数并且对触发电路62-0的输出进行选择。因此扩展码和第一个指所对应的128码片数据相乘并且乘得的数值被合计。合计的结果被存入触发电路62-0。

当对第一个指的操作完成之后，选择器63对解发电路62-1的输出进行选择并且进行同上述一样的操作。因此扩展码和第二个指所对应的128码片数据相乘并且乘得的数值被合计。合计的结果被存入触发电路62-1。

利用第一至第N+1个指中的每一个指所对应的128码片数据将同样的过程重复八次，八个过程的结果被分别存储在触发电路62-0至62-N中。当所有的指所对应的数据被以这种方式读取时，下面的数据可以被写入输入数据缓冲器部分52内读取已完成的区域。

接下来，与去扩展时隙的另外一半相对应的数据以128码片为单位被读取并且以与上述相同的方式对该数据进行去扩展操作。举个例子来说明，在第一个操作中，第一个指所对应的数据被读取并且被输出，这时去扩展指部分60内的选择器63选择触发电路62-0的输出。触发电路62-0存储使用去扩展时隙的前一半所对应的128码片数据进行的操作的结果，因此使用去扩展时隙的后一半所对应的128码片数据所进行的操作的结果将会被相加。结果是，得到由全部256码片数据组成的一个去扩展时隙的去扩展操作结果。

当对第一个指的操作完成后，选择器63选择触发电路62-1的输出并进行与上述同样的操作。因此，得到第二个指所对应数据的去扩展操作结果。

对第二到第N+1每一个指所对应的数据进行同样的操作。因此，得到第二到第N+1每一个指所对应数据的去扩展操作结果。

在上述实施例中，由于数据是以128码片为单位从输入数据缓冲器部分52处被读取的，因此输入数据缓冲器部分52内的随机存取存储器52e至52g的存储容量可以被减半。

正如前面已经描述过的，依照本发明，用于接收含有多个多径分量的CDMA系统信号的接收装置包括：用于接收CDMA系统信号的接收部分；用于存储接收部分接收到的信号的存储部分；用于利用去扩展码解调存储在存储部分中的接收信号所包含的的每一个多径分量的解调部分；用于通过使解调部分进行时分复用操作来对多个多径分量的解调进行控制的控制部分；以及用于对解调部分的输出进行最大比率的合并以产生解调信号的RAKE合并部分。这防止了码元丢失。

此外，用于处理含有多个多径分量的CDMA系统信号的半导体装置由以下几个部分组成：用于接收CDMA系统信号的接收部分；用于存储接收部分接收到的信号的存储部分；用于利用去扩展码解调存储在存储部分中的接收信号所包含的每一个多径分量的解调部分；用于通过使解调部分进行时分复用操作来对每个多径分量的解调进行控制的控制部分；用于对解调部分的输出进行最大比率的合并以产生解调信号的RAKE合并部分。这可以减小半导体装置的尺寸。

前述内容仅仅是对本发明原理的说明，另外，由于本领域的技术人员易于想到大量的修改和变化，所以将本发明的目的不是将本发明仅仅局限于如上所述的结构和应用，因此，所有适当的修动和等同都可以认为是在本发明的后附权利要求书和其等同的范围内。

Claims

1.一种用于接收具有多个多径分量的CDMA系统信号的接收装置，该接收装置包括：

用于接收CDMA系统信号的接收部分；

用于存储接收部分接收到信号的存储部分；

用于利用去扩展码解调存储在存储部分中的接收信号所包含的每一个多径分量的解调部分；

用于通过使解调部分进行时分复用操作来对多个多径分量的解调进行控制的控制部分；以及

用于对解调部分的输出进行最大比率的合并以产生解调信号的RAKE合并部分。

2.如权利要求1所述的接收装置，其中解调部分通过从存储部分内与每一个多径分量的延迟时间相对应的地址读取接收信号来解调多径分量。

3.如权利要求1所述的接收装置，其中解调部分通过以至少N(N≥1)倍于信号写入存储部分的速率的速率读取信号和利用去扩展码解调信号来进行N倍复用处理。

4.如权利要求3所述的接收装置，其中在读取时所使用的处理时钟的频率至少比将信号写入存储部分时所使用的时钟的频率高N倍。

5.如权利要求1所述的接收装置，其中解调部分将从存储部分读取信号的时间分成2N个时隙，将2N个时隙中N个分配给普通的去扩展操作，将剩下的N个时隙分配给用以防止在接收信号的时间出现变化时码元丢失的去扩展操作。

6.如权利要求1所述的接收装置，其中如果以N×L(N等于接收信号的速率，L等于重复取样得到的取样数)的速率将信号写入存储部分，则通过设置从存储部分读取信号的速率为N×M，解调部分进行M倍复用处理。

7.如权利要求1所述的接收装置，其中解调部分包括N个用于合计的存储电路并以并联的方式对N个多径分量进行解调。

8.如权利要求7所述的接收装置，其中存储部分的存储容量通过解调部分利用构成一个扩展时隙的被分割一次以上的多个码元进行解调操作而减小。

9.用于处理具有多个多径分量的CDMA系统信号的半导体装置，该半导体装置包括：

用于接收CDMA系统信号的接收部分；

用于存储接收部分接收到信号的存储部分；

10.如权利要求9所述的接收装置，其中解调部分通过从存储部分内与每一个多径分量的延迟时间相对应的地址读取接收信号来解调多径分量。

11.如权利要求9所述的接收装置，其中解调部分通过以至少N(N≥1)倍于信号写入存储部分的速率的速率读取信号和利用去扩展码解调信号来进行N倍复用处理。

12.如权利要求11所述的接收装置，其中在读取时所使用的处理时钟的频率至少比将信号写入存储部分时所使用的时钟的频率高N倍。

13.如权利要求9所述的接收装置，其中解调部分将从存储部分读取信号的时间分成2N个时隙，将2N个时隙中N个分配给普通的去扩展操作，将剩下的N个时隙分配给用以防止在接收信号的时间出现变化时码元丢失的去扩展操作。

14.如权利要求9所述的接收装置，其中如果以N×L(N等于接收信号的速率；L等于重复取样得到的取样数)的速率将信号写入存储部分，则通过设置从存储部分读取信号的速率为N×M，解调部分进行M倍复用处理。

15.如权利要求9所述的接收装置，其中解调部分包括N个用于合计的存储电路并以并联的方式对N个多径分量进行解调。

16.如权利要求15所述的接收装置，其中存储部分的存储容量通过解调部分利用构成一个扩展时隙的被分割一次以上的多个码元进行解调操作而减小。