CN1344081A

CN1344081A - 2Mbit/s高速七号信令链路终端板系统的MTPL2子系统

Info

Publication number: CN1344081A
Application number: CN 00125284
Authority: CN
Inventors: 查金海; 赵振纲
Original assignee: Alcatel Lucent Shanghai Bell Co Ltd
Current assignee: Nokia Shanghai Bell Co Ltd
Priority date: 2000-09-19
Filing date: 2000-09-19
Publication date: 2002-04-10
Anticipated expiration: 2020-09-19
Also published as: CN1122386C

Abstract

一种用于2Mbit/s高速七号信令链路终端板的MTPL2硬件,它包括只读存储器、随机存取存储器、高速处理器、高级数据链路规程解码/编码芯片、中继控制器芯片和可编程逻辑器件。用于实现所述MTPL2硬件的软件包括操作系统平台、基于操作系统平台的上层程序和下层程序。所述下层程序包括字中断和帧中断两个服务程序。该MTPL2子系统为2Mbit/s高速七号信令链路提供了高负荷的处理能力和为其终端板系统提供了稳定的高性能的信令链路控制功能。

Description

2Mbit/s高速七号信令链路终端板系统的MPTL2子系统

本发明涉及七号信令网，具体说涉及七号信令链路终端板的消息传递部分第二层(MPT L2)子系统。

七号信令网是我国电信网的重要支撑网。目前的七号信令网是由19对高级信令转接点(HSTP)和120多对低级信令转接点(LSTP)组成，它已在电话网、综合业务数字网(ISDN)、智能网(IN)和移动电话网中得到广泛应用。但是，目前我国七号信令网中多数采用64Kbit/s速率的信令链路，随着智能网、移动通信等新业务的引入，信令网中信令链路的业务负荷不断增加，从而使64Kbit/s信令链路开始面临下列问题：七号信令链路负荷过重、信令转接点(STP)间链路负荷分担比特不敷使用以及智能网发展过程中独立节点的建设引起信令链路数量和负荷的压力增大。因此，电信网和信令网的发展都要求七号信令方式有更为有效的改进和发展。

国际电信联盟电信标准化研究组(ITU-T)仍然将七号信令系统作为宽带综合业务数字网(B-ISDN)的信令方式，并根据电信网向B-ISDN的演化以及七号信令方式本身的发展提出了两类基于不同底层协议的高速七号信令方式的规范：基于原Q.703建议(修改)的高速七号信令方式和基于异步传递模式(ATM)和B-ISDN的高速信令方式。但目前在七号信令网中，采用的是64Kbit/s的信令链路，由于任意两个信令节点间信令链路编码(SLC)的4比特编码而限制了最多只能配置16条信令链路，即1.0Mbit/s(16×64Kb/s)。

因此，本发明的目的是提供用于2Mbit/s高速七号信令链路终端板系统的消息传递部分第二层(MTPL2)的硬件和支持它的软件，所述MTPL2的硬件及软件符合ITU-TQ.703及其附件(ANNEXA)中关于2Mbit/s的详细规范和ITU-TG.704的E1中继标准并可以具有适应高速七号信令的高负荷的处理能力和为MDTA板提供稳定的高性能的信令链路控制功能。

为实现上述目的，本发明的MTPL2的硬件包括可擦可编程只读存储器(EPROM)、随机存取存储器(RAM)，其特点是，还包括：一高速处理器、高级数据链路规程解码/编码芯片(HDLC)、中继控制器芯片(E1)和可编程逻辑器件(PLD)；所述高速处理器分别与只读存储器和随机存取存储器、高级数据链路规程解码/编码芯片、中继控制器芯片和可编逻辑器件电连接，并与MTPL3连接；所述解码/编码芯片分别与高速处理器中继控制器芯片电连接。

本发明的上述的MTP L2的硬件结构方案，由于采用了高速处理器与高级数据链路规程解码/编码芯片和中继控制器芯片相结合以实现ITU-TQ.703及其附录A的全部功能和满足ITU-TG.704的规定，因此可将现有的64Kbit/s信令链路平滑升级为2Mbit/s链路，从而有效解决目前信令网拥塞的问题；并且它作为第二级的信令链路控制，可与第一级的数据链路共同保证在直连的两个信令点之间提供可靠的传送信号信息的信令链路。

下面通过结合附图对本发明一较佳实施例进行具体描述，以便更清楚理解本发明的目的、特点和优点。

图1是MTPL2的硬件结构示意框图；

图2是图1的MTP L2硬件结构中的HDLC和E1部分具体结构示意图；

图3是图1中的HDLC的数据包格式；

图4是图1所示的MTP L2子系统所实现的功能示意框图；

图5是支持图1的MTP L2硬件的软件的结构示意框图

图6是图1实施例与MTPL3共同完成2Mbit/s MTP功能的示意图；

图7是图1实施例实现2Mbit/s信令链路的消息信号单元(MSU)监视功能的示意图。

如图1所示，本发明一较佳实施例的用于七号信令链路终端板的消息传递部分第二层(MTPL2)的硬件包括可擦可编程只读存储器(EPROM)1、随机存取存储器(RAM)2，其特点是，还包括：一高速处理器3、高级数据链路规程解码/编码芯片(HDLC)4、中继控制器芯片(E1)5和可编程逻辑器件(PLD)6，所述高速处理器(DSP)3分别与只读存储器1和随机存取存储器2、高级数据链路规程解码/编码芯片4、中继控制器芯片5和可编逻辑器件6电连接，并与七号信令链路终端板的消息传递部分第三层(MTPL3)连接；所述解码/编码芯片4分别与高速处理器3和中继控制器芯片5电连接。在本实施例中高速处理器3是采用德州仪器公司(TI)的TMS320C50型号的数字信号处理器，高级数据链路规程解码/编码芯片4是采用百利通公司(PERICOM)生产的型号为PT7A8952的2Mbit/s高级数据链路控制器，它们相结合完成了ITU-TQ.703及其附录A(ANNEXA)的所有功能，中继控制器E1的型号为MT9075。其中PT7A8952作为2Mbit/s的HDLC可协助MTPL2DSP一起完成对消息信号单元(MSU)的校验，将2Mbit/s信令链路上的数据流转换为面向字节(Byte)的MSU包。DSP可以通过可编程逻辑器件(PLD)6设计的逻辑，控制PT7A8952的2M时隙，PT7A8952与MT9075间通过串行总线(ST-BUS)相连，在MT9075从脉冲编码调制PCM的HDB3码流中恢复出的比特流中，同步时隙的数据将被PT7A8952抛弃。而有关PCM的告警的处理，则通过读取MT9075中的有关寄存器来获得信息。

2Mbit/s高速七号信令链路终端板系统(MDTA)采用PT7A8952数字链路协议控制器来完成Q.703所要求的打包，即加入首尾标志码(Flag)并按照ITU规定的多项式进行循环冗余校验(CRC)并加入校验码，和拆包即检出首尾Flag间的有用数据，并进行相应的CRC校验、比特塞入/去除等比较底层的工作，减轻了软件来实现这些功能的复杂性。图3为HDLC提供的数据包格式。其中的数据信息(DataField)由程序写入HDLC。采用本发明的MTP L2的2Mbit/s高速七号信令链路符合ITU-T的有关规范，可将现有的64Kbit/s信令链路平滑升级为2Mbit/s链路，解决了信令网的拥塞问题。此时用一条2Mbit/s的高速七号信令链路即可替代16条64Kbit/s的信令链路，而仅占用一个SLC编码。该HDLC控制芯片有各10个可读写寄存器，通过读和写这些控制和状态寄存器，可以获得HDLC提供的各种功能。它还有两个128字节先入先出队列(128ByteFIFO)用于发送和接收数据以及对应的字节状态寄存器。

图4表示了处于第一层和第三层之间的信令链路层的功能结构以及各功能块之间的相互关系。图4所示出的MTPL2子系统主要功能如下：信号单元定界(SU dilimitation)，即标志一个信号单元的开始和结束，即从信令链路的比特流中识别出信号单元；信号单元定位(SU dlignment)，即用来判别开通业务的信令链路是否失去定位，如失去定位则转入信号单元差错率监视过程；差错检测(error detection)，即用来发现信号单元中的比特流在传送过程中是否出错；差错校正(error correction)：出现差错后用来重新获得正确的信号单元。有两种差错校验方法：基本差错校正方法和预防性循环重发校正方法；初始定位(initial alignment)，即用于信令链路的开始或故障的恢复，包括正常初始定位和紧急初始定位；信令链路差错率监视(signalling link error monitoring)即用来监视信令链路的差错率，以保证良好的服务质量。流量控制(flow control)，即用来处理第二层检出的拥塞状况，以不使信令链路的拥塞扩散；处理机故障控制(processor outage control)，即用来标志或取消处理机故障状态；此外，为了协调以上的功能的实现，设置了链路状态控制(link state control)功能。

由于MTPL2位于MDTA板的1号TMS320C50处理器上独立执行，因此MTPL2软件相对于MTPL3比较独立。支持本发明MPTL2的硬件的软件主要为操作系统核心(OSN)和MTPL2构成，OSN提供2个DSP间包的收发、任务扫描、定时器等功能，由于OSN及MTPL2均由TMS320C50汇编语言编写，二者的结合较为紧密，代码的效率较高。MTPL2的软件主要依照ITU-TQ.703的推荐功能及要求来设计的。

如图5所示，MTPL2子系统的软件包括：操作系统平台7、上层程序8和中断程序(下层)9。其中下层9为字中断和帧中断两个服务程序，大部分为OSN所用。如图4和5所示，上层程序实现了OSN和MTPL2所有功能，主要包括：初始化(Reset Init)；任务扫描(Task Scan)；定时器扫描(Timer Scan)；链路状态控制(MTP L2：LSC)；初始定位控制(MTPL2：IAC)；基本发送控制(MTP L2：BTC)；基本接收控制(MTP L2：BRC)；预防循环重发发送控制(MTP L2：PCR-TC)；预防循环重发接收控制(MTPL2：PCR_RC)；差错间隙监视(MTPL2：EIM)；定位差错率监视(MTPL2：AERM)；处理机故障控制(MTPL2：POC；以及拥塞控制(MTPL2：CC)

2Mbit/s高速七号信令链路终端板MTPL2DSP子系统实现方案的成功开发，为MDTA提供了可靠稳定的数字链路控制器，完成了ITU-TQ.703及ANNEXA的所有高速信令的功能扩展。为自主开发高速七号信令应用和交换机的持续发展提供了坚实的基础。

图6具体表示本发明的MTP L2与MTPL3一起实现2Mbit/sMTP功能的过程；而图7表示出本发明的MTP L2完成2Mbit/s信令链路的MSU的监视功能的过程。

Claims

1.一种用于高速七号信令链路终端板的MTPL2硬件，它包括：可擦可编程只读存储器(EPROM)、随机存取存储器(RAM)，其特征在于还包括：一高速处理器、高级数据链路规程解码/编码芯片(HDLC)、中继控制器芯片(E1)和可编程逻辑器件(PLD)；所述高速处理器分别与只读存储器和随机存取存储器、高级数据链路规程解码/编码芯片、中继控制器芯片和可编逻辑器件电连接，并与MTPL3连接；所述解码/编码芯片分别与高速处理器和中继控制器芯片电连接。

2.如权利要求1所述的用于高速七号信令链路终端板系统的MTP L2硬件，其特征在于，所述高速处理器是型号为TMS320C50的数字信号处理器；所述高级数据链路规程解码/编码芯片型号为PT7A8952的高级数据链路控制器；所述中继控制器E1的型号为MT9075。

3.如权利要求1所述的用于高速七号信令链路终端板系统的MTP L2硬件，其特征在于，用于实现所述MTP L2硬件的软件包括：操作系统平台、基于操作系统平台的上层程序和下层程序。

4.如权利要求1所述的用于高速七号信令链路终端板系统的MTP L2硬件，其特征在于，所述下层程序包括字中断和帧中断两个服务程序。