JPH063936B2 - 高速パケツト交換システム - Google Patents

Description

【発明の詳細な説明】 【明細書】 技術分野 本発明は音声およびデータ信号のパケット交換の方法お
よびアーキテクチユアに関する。本発明は細目的には統
合可能な高速パケット交換機網と、分散制御装置と、各
パケットの伝送を行うのに中央計算機の使用も出来るだ
け少くしてパケットを高速に伝送する操作プロトコルを
有するパケット交換アーキテクチユアに関する。 発明の背景 パケット交換は短い、高速度のバーストとして生起し、
かつバースト間に長い休止期間を有する情報の通信に行
うに際し技術的に信頼度が高く、商業的に価値の高い交
換方式である。パケット交換はその多くの利点にも拘ら
ず、その応用を主としてデータに限られており、音声通
信には余り使用されていない。 パケット交換の応用用途が広がるにつれ、パケット交換
システムに対する要求は一層厳しくなりつつある。即ち
パケット交換システムはパケットそれ自身の中に含まれ
ているアドレスを使用してその着信点にパケットを向わ
せる能力を有していなればならないということである。
更にシステムはシステム内の異なるノードにおいてバッ
ファ記憶を行って、経路翻訳、誤りチェック、フロー制
御およびパケットの再構を行っている期間中、あるいは
パケットの所望の経路が一時的に混雑している場合にパ
ケットの一時記憶する必要がある 従来のパケット交換システムはわずか数百ノードより成
る比較的小さなシステムであった。更に、このようなシ
ステムはシステム内のノードにおいてパケット交換機能
を実行するために技巧を凝らしたソフトウェア・パッケ
ージを使用する大型計算機を用いていた。システムは誤
り回復およびフロー制御を取扱うための複雑な制御プロ
トコルを使用しており、その結果１秒当りわずか数千の
パケットしか取扱うことが出来なかった。 従来技術にあっては典型例ではパケットが受信される
と、計算機を論理アドレスを調べてパケットの着信地を
決定し、次いでパケットを該着信地に伝送するのに必要
なステップを実行する。この過程は論理アドレスをその
上でパケットを送信すべき伝送リンクの物理アドレスに
翻訳し、次いでパケット全体を受信し、バッファ記憶し
た後、誤り回復とフロー制御を実行し、次いで実際のパ
ケットを後続のノードに再送するという各ノードにおけ
る時間のかかるステップを含んでいる。明らかにこのよ
うな複雑な過程を実行すると実質的な交換遅延が生じ、
異なる変換ノードにおいて可変遅延が導入され、その結
果パケットは着信地に順序だって到着しなくなる。 更に、中央計算機内の複雑なプロトコルを処理するのに
要求される時間のために、従来システムにあっては各ノ
ードにおいてパケットを処理するのに付加的な時間が消
費された。また複雑なプロトコルの処理はパケットを再
送する前にそのパケット全体を完全にバッファ記憶する
必要があった。 従来のシステムはまた交換ノード間で低速度伝送リンク
を使用していた。これら伝送リンクは音声帯域伝送ある
いは全国的な電話システムの内の直接ディジタル・シス
テムで利用し得る帯域のほんの一部分を利用していた。
音声帯域伝送を使用する場合にはモデルを使用する必要
があり、その結果伝送速度は19.2kb/s以下の比較的遅い
速度となり、誤り率は高くなる。音声帯域伝送の特性に
より交換網内の各ノードにおいて誤りを検出す、フロー
を制御するために複雑なプロトコルを開発しなければな
らねかった。 電話システムのディジタル施設を使用する従来のシステ
ムは通常の仕方で利用可能な1.544Mb/sの伝送リンクか
ら２４の時分割多重チャネルを取り出すことによりディ
ジタル施設を使用している。この技法に関する議論はBo
yle,Coloton,Dammann,Karafin,およびMannの“伝送／交
換インタフエースおよび市外端末装置”、５６，The Be
ll System Technical Journal １０５７（１９７７）
で行なわれている。従来のシステムは従来の電話装置に
より供給されるこれらチャネルを使用している。各々の
チャネルは５６kb/sのデータ伝送速度を有している。低
速度伝送リンクを使用することの主たる不利な点はパケ
ット交換システム内の個々のノード間のフロー制御を許
容するため複雑なプロトコルを使用しなければならない
点にある。このプロトコルは各ノードがシステムを通し
て伝送される各パケットに関して状態情報を保持するこ
とを要求する。状態情報を保持することが必要なため望
ましくない程大量のメモリを必要とするだけでなくすべ
ての記憶された状態情報を同期した状態に保持するため
に中間ノードの特殊な制御パケットの伝送を行なわなけ
ればならない。更に、低速度伝送リンクのパケット容量
は特定のデータ・メッセージまたは電話呼のトラフィッ
クが増加すると更に減少する。このため中央プロセッサ
はパケットを伝送リンク全体に分散させる必要が生じ、
それによってパケット分散および負荷均衡を実施するた
めに必要な付加的時間のためにノードのパケット交換容
量は減少する。 従来のシステムはパケットがアドレス翻訳、誤り回復、
フロー制御および再送のために待機している期間中パケ
ットを記憶するためパケット全体を記憶するためパケッ
ト全体を記憶する多数のバッファを使用しなければなら
なかった。 以上述べたことによりデータおよび／または音声信号を
交換することの出来るより高速のパケット交換システム
に対する要求が存在することが理解されよう。特に簡単
なパケット交換プロトコル、各々のパケット伝送に対す
る中央計算機の負荷の軽減、パケット交換ノードおよび
交換網を動作させる改良されたアーキテクチユアおよび
プロトコル、および高速伝送固有の利点を得るために広
帯域ディジタル施設との間の改善されたコンパティビリ
ティが要求されている。 発明の要旨 前述の問題点は本発明の原理に従い、統合可能な高速パ
ケット交換網および高速度、長距離、低誤り率のディジ
タル伝送リンクとのインタフエースを行う分散コントロ
ーラ施設を使用するパケット交換の方法およびアーキテ
クチユアにより解決された。分散コントローラは各パケ
ットをディジタル伝送リンクと交換網の間で通信する際
の中央プロセッサの負荷を軽減する。この軽減はパケッ
ト呼の開始時点において中央プロセッサが各パケットを
交換網を通してその着信点に向わせるのに必要なすべて
の論理および物理アドレス情報をコントローラに分配す
ることにより実現される。この分配は初期の呼設定パケ
ットに応動して実行され、交換網で終端する入りコント
ローラおよび出コントローラに対して行なわれる。コン
トローラのメモリ・ユニット中の論理および物理アドレ
ス情報の記憶内容を検証した後、中央プロセッサはその
呼のすべての後続の通信パケットに対するすべての経路
翻訳操作から解放される。 パケット交換の高速化に寄与する本発明の利点はフロー
制御および誤り回復操作がシステムから除去された点に
ある。これは高速度ディジタル伝送装置がより低い誤り
率を有し、ディジタル伝送端末ユニットがフロー制御お
よび誤り回復機能を実行することにより可能となる。そ
の結果、これら機能を実行するために従来のパケット交
換で生じていた遅延は除去され、交換操作にのみ専念す
ることが出来る。 パケット交換網のアーキテクチユアは従来にないもので
あり、システムはモジュール化されており、ＶＬＳＩ化
に適している。交換網はノード内およびノード間信号プ
ロトコルとパケットを利用可能な後続のノードまたはデ
ィジタル伝送リンクに送出する前にパケット全体をバッ
ファ記憶する必要が除去する可変バッファ記憶技法を使
用する複数個の交換ノードより成る。バッファ記憶はノ
ード信号プロトコルが後続のノードまたはリンクがパケ
ット通信に使用し得ることを示すまでの期間中において
のみ行なわれる。次のノードに伝送する前記に各々のパ
ケットの内容全部をバッファ記憶する必要は最早ない。
これらファクタはすべて従来のシステムに比べてり速い
速度のパケット交換を実現するのに寄与する。 パケット交換の速度およびパケット交換機の製造ならび
にその動作モードの一様性に更に寄与する本発明の重要
な特徴はアドレス流中の上位ビットに応動して各々の交
換ノードを活性化し、これらビットをアドレスの下位ビ
ットに再配置すると共に後続の交換ノードで使用するべ
く新らしい上記ビットを最上位ビット位置に進める技法
にある。 本発明の革新性は例えば全国規模の音声および／または
データ・サービスを行うべく高速度ディジタル伝送施設
によって相互接続された複数個のパケット交換システム
の交換網アーキテクチユアにある。端末から端末に至る
伝送遅延は小であり、制御信号のプロトコルおよび多数
の交換システム間の交換は現在サービスを提供している
商用市外電話交換で要求される多種類の局間信号プロト
コルと比べて効率が良く簡単である。 本発明の特徴は高速パケット交換システムが同一の呼と
関連する音声情報と信号情報を区別せず、分散コントロ
ーラおよびパケット交換網を通しての交換に際し同じよ
うに取扱う点にある。音声情報と信号情報の統合および
分離はパケット交換システムの端点で実行される。本発
明の著しい特徴は図示の実施例が1.544Mb/sのディジタ
ル伝送リンクから受信されたパケットを分散コントロー
ラおよびパケット交換網を通して８Mb/sの速度で交換す
るよう設計されていることである。 図示の実施例において、パケット交換網は高速度ディジ
タル・トランクより成る高速度ディジタル伝送リンクに
よって相互接続されている。このトランクは該トランク
を特定の交換網に接続するトランク・コントローラであ
る分散コントローラの１つによってその両端において終
端されている。トランク・コントローラはシステムを通
してパケットを迅速に伝送することを保証するような仕
方で論理アドレスから物理アドレスへの翻訳・記憶を行
う分散ハードウェアが設けられている。更にトランク・
コントローラには高速ディジタル・トランクと直接イン
タフエースを行って、最適使用を行うべく分散ハードウ
ェアが設けられている。 トランク・コントローラが初期の呼設定手順に続いて接
続されたトランクからパケットを受信すると、該コント
ローラは該パケット中の論理アドレスに応動してパケッ
トを交換網を通して自動的に経路指定するために論理ア
ドレスから物理アドレスへの翻訳を行い；受信したパケ
ットをアドレス翻訳情報と連結して新らしいパケットを
形成し；該新らしいパケットを交換網に送信する。交換
網は物理アドレスに応動して新らしく形成されたパケッ
トを後続のトランク・コントローラに向わせる。後続の
コントローラはやって来たパケットに応動して付加され
た情報を除去し、元のパケットをその付属のトランクで
送信する。 各々のトランク・コントローラは３つの主要ユニットを
有している。外部インタフエース・ユニットは予め定め
られた伝送速度で付属のトランクを介してパケットを送
受するのに使用される。交換網インタフエース・ユニッ
トはトランクを介して受信される予め定められたよりも
速い所定の伝送速度でパケットを交換網とやりとりする
のに使用される。メモリ・ユニットはトランク・コント
ローラを通して送信されるパケットを記憶し、また論理
アドレスから物理アドレスへの翻訳情報を記憶するのに
使用される。メモリ・ユニットは内部インタフエース・
ユニットおよび交換機インタフエース・ユニットと共に
第１および第２の予め定められた伝送速度の間の必要な
変換を行う。 図面の簡単な説明 第１および２図は本発明の交換アーキテクチユアを使用
する通信システムをブロック図として示す図、第３図は
発信加入者端末から交換システムを通して着信加入者端
末に向う呼設定パケットの内容を示す図、第４図は呼設
定パケットの受信に応動して着信加入者端末から発信加
入者端末に送られる呼応答パケットの内容を示す図、第
５図は交換網１１６の詳細なブロック図、第６図は第３
図の呼設定パケットをトランク・コントローラ１３０か
ら交換網１１６およびトランク・コントローラ１２９を
介して中央プロセッサ１１５に送るのに使用される交換
パケット、第７〜９図はパケットが交換網１１６の異な
るステージを通ってトランク・コントローラ１３１から
トランク・コントローラ１３０に進むとき交換網１１６
を通して第４図の呼応答パケットを送信するのに使用さ
れる交換パケットの内容を示す図、第１０図は交換網１
１６の交換ノード５００−１５の詳細なブロック図、第
１１図は交換ノード５００−１５の入力制御装置１００
０の詳細なブロック図、第１２図は入力制御装置１００
０のアドレス・ロテーション回路１１０６の詳細なブロ
ック図、第１３図は交換ノード５００−１５の出力制御
装置１００７の詳細なブロック図、第１４図はトランク
・コントローラ１３１のブロック図、第１５図はトラン
ク・コントローラ１３１のメモリ１４０１の論理構成
図、第１６〜２６図はトランク・コントローラ１３１の
受信器１４０２を含むサブシステムの詳細なブロック
図、第２７図はトランク・コントローラ１３１のアドレ
ス制御装置１４０４の詳細なブロック図、第２８図はメ
モリ１４０１と関連したアドレス制御装置１４０４の論
理動作を示す図、第２９図はアドレス制御装置１４０４
の受信インタフエース２７０１で使用されているポイン
タの実現法を示す詳細なブロック図、第３０図は受信イ
ンタフエース２７０１の詳細なブロック図、第３１図は
トランク・コントローラ１３１の交換インタフエース１
４１８の詳細なブロック図、第３２〜４０図はトランク
・コントローラ１３１の入力回路１４０６を含むサブシ
ステムの詳細なブロック図、第４１図はトランク・コン
トローラ１３１の出力回路１４０５のブロック図、第４
２〜第４４図はトランク・コントローラ１３１のメモリ
１４０１から読み出されたパケットに対しトランク・コ
ントローラ１３１の出力回路１４０５のサブシステムに
よって実行されるパケット変換を示す図、第４５〜４９
図はトランク・コントローラ１３１の出力回路１４０５
を含むサブシステムの詳細なブロック図、第５０〜５３
図はトランク・コントローラ１３１の送信器１４０３を
含むサブシステムの詳細なブロック図、第５４図はタイ
ミング図、第５５図は本発明の特定の図示の実施例を示
すための図面の配置法を示す図である。 第１および２図中には本発明の主要ビルディング・ブロ
ックを強調するため太線で示す交換網が描れている。該
交換網の詳細な第１０〜１３図に示されている。 詳細な説明 第１および２図は複数個の市内局１０２，１０３，１０
８および１０９、ならびに例えば加入者１００または１
１０の如き複数個の加入者にサービスを提供する複数個
の市外局１０４〜１０７を有するパケット交換システム
を示す。以下の記述では最初に第１および２図のパケッ
ト交換システムを含むサブシステムの概説を与える。次
に交換網とノードの可変バッファ機能、アドレス・ロー
テーションおよびノード間信号プロトコルと共にその交
換ノードの１つについて概説し本発明に焦点を当てる。
次に加入者１００の宅内インタフエース１２７から加入
者１１０の宅内インタフエース１５５に送信されるパケ
ットがそのパケット交換システムを通る経路中の各トラ
ンク・コントローラによってそのパケット中に必要な自
己経路情報を挿入する仕方について述べる。交換システ
ムを通るパケットの経路について述べた後、経路情報を
収集するのに使用される手順について述べる。次に経路
中の各トランク・コントローラ中にこの情報を記憶する
のに使用される方法について述べる。最後に第１および
２図の各ブロックについて詳細に述べる。 第１図に示すように、市内局１０２は交換網１１６を含
んでおり、該交換網は複数のトランク・コントローラを
終端しており、中央プロセッサ・トランク・コントロー
ラ１２９（これもまた交換網に接続されている）を介し
て中央プロセッサ１１５と共同動作する。各々のトラン
ク・コントローラは単方向性伝送線路により交換網に接
続されている。例えばトランク・コントローラ１３１は
導線１３２を介して交換網１１６から情報を受信し、導
線１３３を介して交換網１１６に情報を送信する。 市内局１０２の加入者側においては、市内局は集線装置
を介して加入者に接続されている。該集線装置はトラン
ク・コントローラを介して交換網に相互接続されてい
る。集線装置は交換網１１６と類似した内部交換アーキ
テクチユアを有している。交換網１１６の内部交換アー
キテクチユアに関しては以下で更に詳細に述べるが、集
線装置を付属のトランクにインタフエースさせる完備し
たトランク・コントローラを有している。集線装置のト
ランク・コントローラは以下で詳細に述べるトランク・
コントローラ１３１と類似している。各集線装置にはマ
イクロプロセッサが接続されており、該マイクロプロセ
ッサは初期呼設定シーケンスを実行し、パケット交換シ
ステムを通して伝送されるパケットの固有な自己経路特
性を補う呼監視を提供するために付属のアクセス線コン
トローラと関連して使用される。加入者ユニットはアク
セス線コントローラによって集線装置に接続される。各
々のアクセス線コントローラは制御マイクロプロセッサ
によってアクセス線コントローラ中に記憶される論理ア
ドレスおよび制御情報を記憶している。この論理アドレ
ス情報は付属の交換網を通り、相互接続するトランク・
コントローラを介して伝送されるパケットの経路の最初
の部分を制御するのに使用される。各々のアクセス線コ
ントローラは標準の双方向性伝送媒体を介して各加入者
ユニット中の宅内インタフエースに接続されている。パ
ケットは宅内インタフエースとアクセス線コントローラ
の間の通信を行う２つの仮想チャネルを規定する標準の
パケット・プロトコルを使用してアクセス線コントロー
ラと宅内インタフエースの間で伝送される。 各トランク・コントローラは論理アドレスを交換アドレ
スに変換する翻訳テーブルを含むメモリを有している。
この交換アドレスはパケットを着信トランク・コントロ
ーラに向わせるため交換網によって使用される。交換網
１１６は両端がトランク・コントローラで終端されてい
る高速度トランクによって市外局（例えば１０４）に相
互接続されている。第１図と実質的に同じものが第２図
にも示されている。 交換網の機能および構造について述べて来たが、次に適
当なアドレス線コントローラおよびトランク・コントロ
ーラのアドレス・メモリ中に自己経路情報を獲得・記憶
する手順について述べる。この情報は発信加入者ユニッ
トに接続された適当なアクセス線コントローラから種々
のマイクロプロセッサおよび中央プロセッサを通して伝
送される呼設定パケットによって得られる。ここで種々
のマイクロプロセッサおよび中央プロセッサは着信加入
者ユニットに達するためには呼設定パケットが通過しな
ければならない経路を形成する異なる集線装置および市
内局および市外局と関連している。呼設定パケットがこ
の経路を通過するとき、各々の処理装置はパケット中に
新らしい論理アドレスを挿入し、適当なアクセス線コン
トローラまたはトランク・コントローラ中に必要な論理
および交換アドレス情報を記憶する。アクセス線コント
ローラを介して着信加入者ユニットが接続されている集
線装置に付属したマイクロプロセッサで呼設定パケット
が受信されると、受信マイクロプロセッサは適当な論理
および交換アドレス情報を接続されたアクセス線コント
ローラに送信し、該コントローラは該情報をそのアドレ
ス・メモリ中に記憶する。受信マイクロプロセッサは呼
が適当に設定されたことを示す呼応答パケットを組立
て、送信する。発信加入者のアクセス線コントローラに
より呼応答パケットが受信された後、すべての必要な経
路情報はアクセス線コントローラおよびトランク・コン
トローラで設定され、パケット経路を形成し、それによ
ってパケットは関連する処理装置によって処理されるこ
となく交換網を通して直接送られる。 以下で呼設定パケットの利用法を加入者１００と１１０
の間の電話呼を形成する場合を例にとって詳述する。加
入者１００は加入者１１０の電話番号をダイアルするこ
とにより加入者１１０を呼び出す。宅内インタフエース
１２７は通常の仕方でダイアルされたディジットを収集
する。宅内インタフエース１２７はダイアルされたディ
ジットを収集した後、該ダイアルされたディジットを線
路１２２を介してアクセス線コントローラ112aにパケッ
トで送信する。宅内インタフエース１２７から受信され
たパケットに応動して、アクセス線コントローラ１１２
ａは第３図に示すパケット組立てて集線装置１１２を介
してマイクロプロセッサ１１１に送信する。パケット識
別フィールドはこのパケットが信号パケットであること
を識別し、データ・フィールド中の最上位バイト中の
“１”はこのパケットが呼設定パケットであることを示
す。データ・フィールドの残りの部分は詳細な電話番号
を含んでいる。 第３図のパケットを受信すると、マイクロプロセッサ１
１１はダイアルされた電話番号を調べ、交換網１１６を
通しての接続が要求されているものと決定する。まず最
初にマイクロプロセッサ１１１は後続のパケットで使用
される新らしい論理アドレスとトランク１１７を集線装
置１１２に接続する集線装置１１２のトランク・コント
ローラを規定する交換アドレスをアクセス線コントロー
ラに送信する。この交換アドレスは後続のパケットをト
ランク１１７に向わせるため集線装置１１２により使用
される。次にマイクロプロセッサ１１１はアクセス線コ
ントローラ１１２ａを識別する交換アドレスおよび宅内
インタフエース１２７と通信する際にアクセス線コント
ローラ１１２ａによって使用される仮想チャネルを規定
する情報を集線装置１１２のトランク・コントローラ中
に記憶する。最後にマイクロプロセッサ１１１は第３図
に示すものと類似しているが、アクセス線コントローラ
１１２ａのアドレス・メモリ中に記憶されていた論理ア
ドレスを論理アドレス・フィールド中に有するパケット
を組立てる。次にこの新らしいパケットは集線装置１１
２、トランク１１７、トランク・コントローラ130、交
換網１１６およびトランク・コントローラ１２９を介し
て中央プロセッサ１１５に送信される。 マイクロプロセッサ１１１からパケットを受信すると、
プロセッサ１１５はダイアルされた電話番号からテーブ
ルを引くことによりこの呼が局１０４を通して送信され
ねばならないことを判定する。プロセッサ１１５はまず
最初に受信されたパケット中に含まれる論理アドレスと
トランク・コントローラ１３０を識別する交換アドレス
をトランク・コントローラ１３１に送信する。トランク
・コントローラ１３１はこのアドレス情報を内部メモリ
中に記憶し、この情報を用いて設定されている呼と関連
する後続のパケットで必要とされる論理アドレスから交
換アドレスへの翻訳を実行する。プロセッサ１１５は次
にトランク・コントローラ１３０に新らしい論理アドレ
スとトランク・コントローラ１３１を識別する交換アド
レスを送信する。このアドレス情報はパケットをトラン
ク・コントローラ１３０から交換網１１６を通して設定
されている呼と関連するトランク・コントローラ１３１
に向わせるために必要な論理アドレスから交換アドレス
への翻訳を実行する。プロセッサ１１５により実行され
る最後の操作は第３図に示すのと類似の呼設定パケット
を交換網１１６、トランク・コントローラ１３１、トラ
ンク118、トランク・コントローラ１４０および交換網
１４６を介して中央プロセッサ１１３に送信することで
ある。プロセッサ１１３に送信されたパケットは論理ア
ドレス・フィールド中にトランク・コントローラ130中
に先に記憶されたのと同じ論理アドレス情報を有してい
る。 トランク１１８からパケットを受信すると、プロセッサ
１１３はこのパケットに応動して呼設定パケットに関し
て先に述べたプロセッサ１１５によって実行される操作
と類似の操作を実行する。プロセッサ１１３は次に呼設
定パケットを交換網１４６、トランク・コントローラ１
４２、トランク１１９、トランク・コントローラ147お
よび交換網１４８を介して中央プロセッサ１２３に送信
する。プロセッサ１２３はプロセッサ１１３が実行する
のと類似の操作を実行し、新らしい呼設定パケットを交
換網１４８、トランク・コントローラ１４９、トランク
１２０、トランク・コントローラ１５０および交換網１
５１を介して中央プロセッサ１１４に送信する。プロセ
ッサ１２３から呼設定パケットを受信すると、中央プロ
セッサ１１４はこのパケット論理アドレス情報およびト
ランク・コントローラ１５０を指定するスイッチ・アド
レスをトランク・コントローラ１４１中に記憶する。次
に中央プロセッサ１１４は新らしい論理アドレスおよび
トランク・コントローラ１４１を指定するスイッチ・ア
ドレスをトランク・コントローラ１５０に送信し、該コ
ントローラ１５０はこの情報を記憶する。必要な情報を
トランク・コントローラ１４１および１５０中に記憶し
た後、プロセッサ１１４はトランク・コントローラ１５
０中に以前に記憶されていた論理アドレスを論理アドレ
ス・フィールド中に有する新らしい呼設定パケットを組
立て、この呼設定パケットを交換網１５１、トランク・
コントローラ１４１、トランク１２４および集線装置１
２６を介してマイクロプロセッサ１２５に送信する。 プロセッサ１１４から呼設定パケットを受信すると、マ
イクロプロセッサ１２５は論理アドレス・フィールド中
に含まれている論理アドレス情報を読み出し、論理アド
レスをアクセス線コントローラ１２６ａのアドレス・メ
モリ１５２中に記憶する。次にマイクロプロセッサ１２
５は第４図に示す呼応答パケットを以前に規定された経
路を介して第１および２図のパケット交換システムを通
してマイクロプロセッサ１１１に送信する。第４図のパ
ケットの論理アドレス・フィールドはマイクロプロセッ
サ１２５がプロセッサ１１４からの呼設定パケットで受
信した論理アドレスを含んでいる。トランク・コントロ
ーラ１４１は第４図のパケットの受信に応動して論理ア
ドレス・フィールドの内容を以前に記憶した論理アドレ
スを使用して交換アドレス翻訳情報に翻訳し、以前に記
憶された論理アドレスを呼応答パケット中に挿入する。
トランク・コントローラ１４１によるこの翻訳によって
得られる交換アドレスはトランク・コントローラ１５０
を指定する。この交換アドレスは交換網１５１が呼応答
パケットをトランク・コントローラ１５１に向わせるの
に使用される。トランク・コントローラ１５０は呼応答
パケットの受信に応動してこのパケットをトランク１２
０を介してトランク・コントローラ１４９に送信する。
呼応答パケットは同様に種々のトランク・コントローラ
を通過し、最終的にマイクロプロセッサ１１１によって
受信される。呼応答パケットがマイクロプロセッサ１１
１により受信されると、呼を種々の交換網を通って形成
するのに必要なあらゆる情報は経路中のトランク・コン
トローラおよびアクセス線コントローラ内に記憶され
る。 市内局１０２の交換網１１６は第５図に詳細に示されて
いる。交換網１１６に対するすべての接続は第１図に示
すトランク・コントローラを通して行なわれる。トラン
ク・コントローラは1.54Mb/sで情報を受信し、この情報
で８Mb/sで交換網に送信する。各トランクは付属のトラ
ンクからの情報を５パケットまでバッファ記憶すること
が出来る。トランクからの入力においてパケットをバッ
ファ記憶することはパケットが交換網を通して送信され
る前にパケットを遅延させなければならないために必要
である。トランク・コントローラによるバッファ記憶は
また交換網から受信される情報に対しても要求される。
この交換網から受信された情報はその後付属のトランク
で再送される。各トランク・コントローラはトランクで
再送を開始する前に交換網からの情報を最大４０パケッ
トバッファ記憶することが出来る。各トランク・コント
ローラは交換網１１６に接続された１つの入力および１
つの出力を有している。例えば第５図に示すようにトラ
ンク・コントローラ１３０は導線１３４を介して交換網
１１６に情報を送信し、導線１３５を介して交換網１１
６からデータを受信する。 交換網はそれ自身は３ステージの交換ノードより成る。 第１のステージはノード500-0〜500-15より成り、第２
のステージは交換ノード501-0〜501-15より成り、第３
のステージは交換ノード502-0〜502-15より成る。交換
網を通しての伝送は左から右に行なわれる。各々の交換
ノードはパケット交換機である。各々のパケット交換機
は４本の入力を有し、各々の入力は１つのパケットをバ
ッファ記憶することが出来る。任意の入力で受信された
パケットはパケット交換機の４つの出力端子の内の任意
のもので送信可能である。入力端子でパケットが受信さ
れた後、そのパケット中に含まれているアドレスはその
パケットを再送するのにどの出力端子を使用すべきかを
決定するのに使用される。アドレスの上位２ビットのみ
が特定の交換ノードの出力端子を指定するのに使用され
る。例えば交換ノード500-12は上位２ビットが０に等し
いときは線路５０５で、上位２ビットが１に等しいとき
には線路５０６で、上位２ビットが２に等しいときは線
路５０７で、上位２ビットが３に等しい場合には線路５
０８でパケットを再送する。 各ノードはアドレス・ビットを適当に再配置し、それに
よって次のステージの受信交換ノードはそのステージに
おいてパケットを再送するのにどの出力端子を使用する
かを決定するのに使用される上位ビット位置のに正しい
ビットを有することになる。 第５図に示す交換網１１６の動作は第３図に示すパケッ
トがこの交換網を通して中央プロセッサ１１５に交換さ
れる例を考察することにより良く理解されよう。第３図
に示すパケットはマイクロプロセッサ１１１によりトラ
ンク１１７を介して交換網１１６に送信される。第３図
に示すパケットを受信すると、トランク・コントローラ
１３０は第６図に示す新らしいパケットを形成する。 新らしいパケットはトランク１１７から受信された元の
パケットからフラグとスタッフィング・ビットを取除
き、次にスタート・ビット、パケット長、着信トランク
・コントローラ、発信トランク・コントローラ、制御装
置、到着時間、および新らしいＣＳＣフィールドより成
る新らたなフィールドを付加することにより形成され
る。トランク・コントローラ１３０は着信トランク・コ
ントローラ・フィールド中に“０”を挿入することによ
り“０”を含むパケット識別子に応動する。これは中央
プロセッサ１１５が接続されている。トランク・コント
ローラ１２９のトランク番号である。トランク・コント
ローラ１３０は交換網１１６におけるそれ自身の出力接
続番号（この例では４８）を発信するトランク・コント
ローラ・フィールド中に挿入する。スタート・ビットは
ネットワーク・パケットの開始点を規定し、パケット長
はネットワーク・パケットの長さを規定する。トランク
・コントローラ１３０は到着時間フィールド中に相対時
刻を挿入する。第６図のパケットが形成され、ノード50
0-12の入力５１３がアイドルであると、トランク・コン
トローラ１３０はこのパケットをノード500-12に送信す
る。 ノード500-12はアドレス・フィールドの上位ビットを調
べるが、その結果は０であるので出力５０５を選択す
る。パケットを出力端子５０５を介してノード501-12に
送信する前に、ノード500-12はアドレス・フィールドを
２ビット左に回転する。その結果上位２ビットは下位２
ビットとなり、第６図に示すアドレスの中間の２ビット
は上位２ビットとなる。 ノード501-12はパケットの受信時にアドレス・フィール
ドを調べ、その上位２ビットが０であるので出力５１２
を選択する。ノード501-12はまたアドレス・フィールド
を２ビット左に回転する。ノード501-12はパケットを出
力端子５１２を介してノード502-0に送信する。パケッ
トを受信するとノード502-0はアドレス・フィールドを
調べ、アドレスの上位２ビットが０であるので出力端子
５１４を選択する。パケットを受信すると、トランク・
コントローラ１２９はスタート・ビット、ネットワーク
・アドレス・フィールドおよびネットワーク・パケット
長を取り去り、パケット識別子、論理アドレス、時刻ス
タンプ、および再計算されたＣＲＣフィールドを含むデ
ータ・フィールドを中央プロセッサ１１５に送信する。 第２の例は第５図に示す交換網１１６の動作を説明する
助けとなる。この第２の例では第４図に示すパケットが
交換網１１６を通してトランク１１８からトランク１１
７に伝送される様子を調べる。第４図に示すパケットを
受信すると、トランク・コントローラ１３１は第７図に
示すパケットを形成する。このパケットの形成後、トラ
ンク・コントローラ１３１はこのパケットを入力端子５
１５を介して交換ノード500-15に送信する。交換ノード
500-15はネットワーク・アドレス・フィールドの上位２
ビット（この例では２進の３）を調べ、第７図に示すパ
ケットを伝送するためリング５１６を選択する。交換ノ
ード500-15がリンク５１６を介してパケットの送信を開
始する前に、交換ノード500-15はネットワーク・アドレ
ス・フィールドに対し左回転操作を実行するが、その結
果が第８図のパケットに示されている。交換ノード500-
15からパケットを受信すると、交換ノード５０１−１５
は第８図に示すネットワーク・アドレス・フィールドの
上位２ビットを調べ、出力５１７を選択してパケットを
送出する。パケットの送信前に、交換ノード501-15はパ
ケットに対し左回転操作を実行し、その結果第９図に示
すパケットが得られる。第９図に示すパケットが受信さ
れると、交換ノード502-12はネットワーク・アドレス・
フィールドに応動し、パケットを導線１３５を介してト
ランク・コントローラ１３０に送信する。交換ノード50
2-12はまたネットワーク・アドレス・フィールドに対し
左回転操作を実行する。導線１３５を介してトランク・
コントローラ130に送信されるパケットは第９図に示す
パケットのネットワーク・アドレス・フィールドを回転
したものに等しい。 トランク・コントローラ１３０はスタート・ビット、ネ
ットワーク・パケット長、着信トランク・コントロー
ラ、発信トランク・コントローラ、制御、および到着時
刻フィールドが取除かれていること、新らしいＣＲＣフ
ィールドが計算・挿入されていること、時刻スタンプ・
フィールドが更新されていることを除いて第９図のパケ
ットと同じ新らしいパケットを形成する。トランク・コ
ントローラ１３０は次にこの新らしいパケットをトラン
ク１１７で再送する。 当業者にあっては更なる交換ノードを付加することによ
りより多くのトランクを終端し得るよう第５図に示す交
換網１１６を拡張し得ることは容易に理解できよう。更
に当業者にあってはこのような交換網を用いて例えば計
算機あるいは端末の如き幾つかのディジタル装置を正し
く相互接続することが出来ることも容易に理解されよ
う。第１および２図に示す他の交換網および集線装置も
交換網１１６と同じ設計である。 交換ノード500-15は第１０図に更に詳細に示されてい
る。他の交換ノードは交換ノード500-15と設計は同一で
ある。交換ノードは４つの入力制御装置より成り、各入
力制御装置は４つの出力制御装置のいずれにも情報を送
信することが出来る。入力制御装置1000〜１００３はケ
ーブルによって出力制御装置１００４〜１００７に接続
されている。例えば入力制御装置1000はケーブル１００
８を介して出力制御装置１００７に接続されている。ケ
ーブル１００８は３本の導線１００９，１０１０および
１０１１より成る。第１０図の他の相互接続ケーブルも
ケーブル１００８と同じ設計である。 入力制御装置１０００が出力制御装置１００７に送信す
るパケットを有しているとき、導線１０１０を介して出
力制御装置１００７に要求信号を送信する。入力制御装
置１０００はパケット全体が出力制御装置１００７に送
信されるまでこの要求信号の伝送を続ける。出力制御装
置１０００が入力制御装置１０００からの情報を受信し
得るとき、出力制御装置１００７は許可信号を導線１０
１１を介して入力制御装置１０００に送信する。許可信
号を受信すると、入力制御装置１０００はパケットを導
線１００９を介して出力制御装置１００７に送信開始す
る。 例えば、第７図に示すパケットは第１０図に示す交換ノ
ード500-15を通して次のように伝送される。入力制御装
置１０００がスタート・ビットを認識するときには、該
入力制御装置はスタート・ビットだけでなくネットワー
ク・アドレスの上位２ビットもまた既に受信している。
入力制御装置１０００はネットワーク・アドレス・フィ
ールドの上位２ビットを復号し、パケットがケーブル１
００８を介して出力制御装置１００７に送信すべきこと
を決定する。入力制御装置１０００は導線１０１０を介
しての伝送の開始を要求し、出力制御装置１００７が導
線１０１１を介して許可信号を返送するとき、入力制御
装置１０００はケーブル１００８を介して出力制御装置
１００７へのパケットの送信を開始する。ネットワーク
・アドレス・フィールドを送信する前に、入力制御装置
１０００はこのアドレスを２ビット左に回転し、それに
よって送信されるネットワーク・アドレスは第８図に示
すようになる。パケットのスタート・ビットを受信する
と、出力制御装置１００７はリンク５１６でこのパケッ
トの再送する。 第１０図の入力制御装置１０００は第１１図に更に詳細
に示されている。入力回路１１１０は入力端子５１５か
ら情報を受信し、コントローラ１１０４の制御の下でリ
ンク・オープン信号を入力端子５１５を介して第１１図
のトランク・コントローラ１３０に送信する。リンク・
オープン信号の機能については出力制御装置１００７の
ところで説明する。入力シフト・レジスタ１１００はパ
ケットの開始を示すスタート・ビットを検出するのに使
用される。更に入力シフト・レジスタ１１００はネット
ワーク・パケット長フィールド（これはパケット長レジ
スタ１１０２中に記憶される）を抽出し、ネットワーク
・アドレス・フィールドの上位２ビット（これはアドレ
ス・レジスタ１１０１中に記憶される）を抽出するのに
使用される。バッファ・シフト・レジスタ１１０３は１
つのパケットをバッファ記憶することが出来る。バッフ
ァ・シフト・レジスタ１１０３は６４ビットを記憶する
毎に出力を提供する。これらの出力はコントローラ１１
０４の制御の下でデータ・セレクタ１１０５によって選
択され、バッファ・シフト・レジスタ１１０３の使用さ
れていない部分をバイパスする。このバイパスは出力回
路に対しパケットの送信を開始する前にパケット全体を
バッファ記憶する必要がないときに実行され、入力制御
装置１０００を通してのパケットの転送がスピード・ア
ップされる。アドレス・ローテーション回路1106はネッ
トワーク・アドレスがパケットの残りの部分と共に選択
された出力制御装置に送信される前にネットワーク・ア
ドレス・フィールドに対し前述の左回転操作を実行す
る。コントローラ１１０４の制御の下でコントローラ１
１０７はケーブル１００８，１０１２，１０１３または
１０１４の内のいずれでデータを送信すべきかを決定す
る。 入力制御装置１０００の動作に関しては第７図に示すパ
ケットの伝送を取扱う前出の例を使用して更に説明す
る。入力シフト・レジスタ１１００には導線１１１１を
介してシステム・クロック１６１が連続的に加えられて
いる。データが入力端子５１５を介して受信されると
き、該データは入力シフト・レジスタ１１００に加えら
れる。スタート・ビットが入力シフト・レジスタ１１０
０のビット位置１０に達すると、コントローラ１１０４
はこのビットを検出し、導線１１１３上に１つのパルス
を送出する。このパルスはパケット長レジスタ１１０２
にネットワーク・パケット長フィールドを記憶させ、ア
ドレス・レジスタ１１０１にネットワーク・アドレス・
フィールドの上位２ビット（これらは入力シフト・レジ
スタ１１００のビット位置０および１中に含まれてい
る）を記憶させる。 コントローラ１１０４は導線１０１０を介して出力制御
装置１００７に要求を送信する。何故ならば上位２ビッ
トがパケットはこの出力制御装置で送信すべきことを示
すからである。この要求が行なわれている間、データは
入力シフト・レジスタ１１００から多数の出力端子を有
するバッファ・シフト・レジスタ１１０３にシフトされ
る。これら出力端子はバッファ・シフト・レジスタ１１
０３内の異なるビット位置に接続されている。コントロ
ーラ１１０４が導線１０１１を介して出力制御装置１０
０７から許可信号を受信するとき、コントローラ１１０
４はバッファ・シフト・レジスタ１１０３のどの出力に
パケットのスタート・ビットがバッファ・シフト・レジ
スタ１１０３内で近づきつつあるかを計算する。これは
パケットの出力制御装置１００７への送信が直ちに開始
できるようにするためである。この計算に基づいて、コ
ントローラ１１０４はデータ・セレクタ１１０５を制御
してバッファ・シフト・レジスタ１１０３の指定された
出力を選択する。制御情報はケーブル１１１７を介して
データ・セレクタ１１０５に送信される。データ・セレ
クタ１１０５はデータを選択された出力から導線１１１
６を介してアドレス・ローテーション回路1106に送信す
る。データを送信する前に、コントローラ1104は導線１
１１９を介して“パケット信号の開始”を送信すること
によりアドレス・ローテーション回路１１０６をリセッ
トする。次にコントローラ１１０４はパケット長レジス
タ１１０２中に記憶されたパケット長情報（これはケー
ブル１１２０を介して読み出しされる）を使用してパケ
ットの終わりが何時入力シフト・レジスタ中に入ったか
を決定する。この操作が行なわれ、シフト・レジスタ１
１０３からの送信が開始されると、コントローラ１１０
４は導線１１１５を介してリンク・オープン信号を送信
する。この信号は３状態ドライバ１１０９および入力端
子５１５を介して入力ポート５０３−６０に送信され
る。リンク・オープン信号は入力制御装置１０００が現
在次のパケットを受信する準備が出来たことを示す。こ
の機能に関しては出力制御回路のところで述べる。 アドレス・ローテーション回路１１０６が第１２図に更
に詳細に示されている。回路１１０６の目的はアドレス
・フィールドを２ビット左に回転し、上位２ビットを下
位２ビットとすることである。この回転は各々の入力制
御装置が上位２ビットのみをデコードするので必要であ
る。シフト・レジスタ１２００および１２０３は２ビッ
トのシフト・レジスタであり、データ・セレクタ1202は
シフト・レジスタ１２００またはシフト・レジスタ１２
０３の出力を選択するのに使用され、制御回路1209はア
ドレス・ローテーション回路の操作を制御する。制御回
路１２０９が導線１１１９を介してコントローラ１１０
４から“パケット信号の開始”信号を受信するとき、導
線１２０７を介してシフト・レジスタ１２００に、そし
て導線１２０５を介してシフト・レジスタ１２００にク
ロック信号を送信する。このクロック信号は導線１２１
０を介してシステム・クロック１６１から受信された信
号から抽出される。制御回路１２０９は導線1208を介し
てデータ・セレクタ１２０２に導線１１１８で送信すべ
くシフト・レジスタ１２０３の出力を選択させる。制御
回路１２０９は次に導線１１１８を介して送信されてい
るビット数を計数し、ネットワーク・アドレス・フィー
ルドの上位２ビットがシフト・レジスタ１２０３内に含
まれるとき、制御回路１２０９は導線１２０５を介して
のシフト・レジスタ１２０３へのクロックの送信を中止
し、データ・セレクタ１２０２にシフト・レジスタ１２
００の出力を選択させる。制御回路１２０９は次にネッ
トワーク・アドレス・フィールドの残りのビットが導線
１１１８を介して送信されるまで待機する。この時点
で、制御回路１２０９はクロック信号のシフト・レジス
タ１２０３への送信を開始し、データ・セレクタ1202に
シフト・レジスタ１２０３の出力を選択させる。この操
作の結果ネットワーク・アドレス・フィールドの上位ビ
ットが回転されることになる。 出力制御１００７は第１３図に詳細に示されている。制
御回路１３００はケーブル１００８，１０１５，１０１
６および１０１７を介して伝送される入力制御装置１０
００〜１００３からの要求に応動する。フリップ・フロ
ップ１３０１がセットされていると、制御回路１３００
は要求に応動して前述のケーブルの内の１本を介して許
可信号を要求を出している入力制御装置に返送する。要
求にアクノリジを返した後、制御回路１３００はデータ
・セレクタ１３０３に対し適当なケーブル1008、１０１
５，１０１６または１０１７からデータ導線を選択させ
る。データ・セレクタ１３０３は選択された入力端子で
受信されたデータ情報を導線１３０７に転送する。３状
態デバイス１３０２は導線１３０５上の情報を取り出
し、該データをリンク５１６を介して交換ノード501−
１５の１部分である入力回路１３０５に送信する。制御
回路１３００は導線１３０９を介して３状態デバイス１
３０２の出力を制御する。 第１３図に示す出力制御回路１００７の動作については
入力制御装置１０００がデータ・パケットをケーブル１
００８を介して出力制御装置１００７に送信する前述の
例を考察することにより更に詳細に説明する。入力制御
装置１０００が導線１０１０を介して要求信号を送信す
るとき、制御回路１３００は、リンク５１６が他の入力
制御回路によって使用されておらず、かつフリップ・フ
ロップ１３０１の出力がセットされている場合には導線
１０１１を介して入力制御回路１０００に許可信号を送
信する。フリップ・フロップ１３０１がセットされてい
たと仮定すると、制御回路１３００は入力制御回路１０
００に許可信号を送信し、ケーブル１３０８を介してデ
ータ・セレクタ１３０３に対し導線１００９で送信され
ているデータを選択し、該データを導線１３０７で再送
するよう指令する。更に、制御回路１３００は３状態デ
バイス１３０２をエネイブルして導線１３０７上の情報
をリンク５１６に転送させる。 入力制御装置１０００がパケット全体を送信した後、該
装置１０００は要求信号を導線１０１０から取り除く。
導線１０１０から要求信号が取り除かれると、制御回路
１３００は導線１３１０を介してフリップ・フロップ１
３０１にリセット信号を送出し、ケーブル１３０８およ
び導線１３０９を介して信号の送信を停止する。交換ノ
ード５０１−１５の入力制御装置が次のパケットを受け
入れ得るようになると、該入力制御装置は導線1306、３
状態デバイス１３１１、およびリンク５１６を介してオ
ープン・リンク信号を送信する。オープン・リンク信号
はＳ入力を介してフリップ・フロップ１３０１をセット
する。フリップ・フロップ１３０１がセットされると、
制御回路１３００は再び入力制御装置からの要求信号に
応動出来るようになる。 トランク・コントローラ１３１は第１４図に詳細が示さ
れている。他のトランク・コントローラ１３１もトラン
ク・コントローラ１３１と類似している。トランク・コ
ントローラ１３１は受信器１４０２を介してトランク１
１８からパケットを受信すると共に送信器１４０３を介
してトランク１１８にパケットを送信する。トランク１
１８は例えばBoyle,Colton,Dammann,KarafinおよびMann
の著した“伝送・交換インタフエースおよび市外端末装
置”、The Bell Technical Journal,第５６巻P1057〜10
58(1977年)に述べられている1.544Mb/sの伝送速度を有
するディジタル式電話伝送施設であってよい。受信器１
４０２および送信器１４０３は前述の文献の頁1058の第
１図にシステムDSX-1ユニットとインタフエースされて
いる。トランク・コントローラ１３１は出力回路１４０
５を介して交換網１１６にパケットを送信し、入力回路
１４０６を介して交換網１１６からパケットを受信す
る。スイッチ・インタフエース１４１８は入力回路およ
び出力回路を交換網とインタフエースさせる働きをす
る。パケットはアドレス制御装置１４０４を介してメモ
リ１４０１中の４つの環状バッファとやりとりされる。
アドレス制御装置１４０４は入力回路１４０６、出力回
路１４０５、送信器１４０３、および受信器１４０２が
メモリ１４０１へ読み出し・書き込みを行うことを許容
する環状バッファへのポインタを含んでいる。 通常のデータ・パケットがトランク１１８から交換網１
１６に転送される例を考察する。第３図に示すのと類似
の到来パケットは1.544Mb/sの速度で直列的に受信器１
４０２によって受信される。受信器１４０２はパケット
に到着時刻を付加し、直列情報をバイトに変換する。バ
イトが組み立てられると、制御バス１４０８を介してア
ドレス制御装置１４０４に書き込み要求を送信する。次
に受信器１４０２はバイトをデータ・バス１４０７およ
びアドレス制御装置１４０４を介してメモリ１４０１中
に書き込む。バイトが書き込まれるメモリ１４０１のロ
ケーションは受信器１４０２と関連するアドレス・ポイ
ンタによって指定される。この過程は受信器１４０２が
パケット全体をメモリ１４０１中に転送するまで継続さ
れる。受信器１４０２がパケット全体を送信した後、受
信器は制御バス１４０８を介してアドレス制御装置１４
０４にパケット終了信号を送信する。次にアドレス制御
装置１４０４は制御バス１４１２を介して出力回路１４
１５に“パケット入手可”信号を送信する。この“パケ
ット入手可”信号はメモリ１４０１中に完全なパケット
が存在する間送信される。 出力回路１４０５は制御バス１４１２を介してアドレス
制御装置１４０４に逐次読み出し要求を発生することに
よりメモリ１４０１中に記憶されたパケットを読み出
す。アドレス制御装置１４０４は、メモリ１４０１中の
どのワードが出力回路１４０５を介して交換網中に送信
されるパケットと関連しているかを決定するポインタを
保持している。出力回路１４０５は８Mb/sの速度でパケ
ットを送信する。交換網１１６にパケットを送信するた
めに、出力回路１４０５は第６図に示すのと類似のパケ
ットを形成する。これは元のパケットからの論理アドレ
ス・フィールドを使用して論理翻訳テーブルをアドレス
指定し、パケット長フィールドを計算することにより実
行される。更に、出力回路１４０５は新らしいＣＲＣフ
ィールドを計算し、制御フィールドを更新し、スタート
・ビットを付加する。これらの操作は直列に行なわれ
る。しかしパケット全体をバッファ記憶する必要はな
い。 パケットが交換網１１６からトランク１１８に転送され
る他の例について考察する。交換網１１６からのパケッ
トは交換インタフエース１４１８を介して入力回路１４
０６により受信される。入力回路１４０６はこのデータ
をバイトに形成する。次に制御バス１４１４を介して書
き込み要求を送信し、データ・バス１４１３を介してパ
ケットをアドレス制御装置１４０４に送信する。アドレ
ス制御装置１４０４はメモリ・アドレス・バス1417、メ
モリ・データ・バス１４１５およびメモリ制御バス１４
１６を介してメモリ１４０１中に情報を書き込む。パケ
ット全体がメモリ１４０１中に記憶されると、入力回路
１４０６はパケット終了信号を制御バス１４１４を介し
てアドレス制御装置１４０４に送信する。アドレス制御
装置１４０４は次に制御バス１４１０を介して送信器１
４０３に“パケット入手可”信号を送信する。送信器１
４０３はアドレス制御装置１４０４に対し読み出し要求
を行い、データ・バス１４０９を介してパケットを受信
する。送信器１４０３は該パケットを第４図に示すのと
類似のパケットに変換し、1.544Mb/sの速度でトランク
１１８に送信する。送信器１４０３はまた誤りチェック
を行い、ＣＲＣフィールドを再計算する。更に、送信器
１４０３はパケットの時刻スタンプ・フィールドを更新
する。これは現在の時刻から到着時刻を減算し、この差
を時刻スタンプ・フィールドに加算することにより実行
される。 トランク・コントローラ１３１は種々の目的で使用され
る多種類のパケットを取扱う。これらパケットは次の様
に分類される。即ち通常のデータ・パケット、トランク
および交換機テスト・パケット、保守用読み出し／書き
込みパケット、ならびにメモリ読み出し／書き込みパケ
ットである。パケットの型はパケット識別子、即ち制御
フィールド中の値により識別される。通常のデータ・パ
ケットはトランクと交換網の間のデータと信号情報を含
んでいる。トランク・テスト・パケットは２つのトラン
ク・コントローラおよび実際のトランク装置を含むトラ
ンクをテストするのに使用される。これは次のように実
行される。テスト・パケットは関連する中央プロセッサ
により形成され、交換網を介して第１のトランク・コン
トローラに送信される。第１のトランク・コントローラ
は伝送期間中に誤りが生じたかどうかを決定するために
パケットのＣＲＣフィールドに対するチェックを行う。
誤りが見出されると、第１のトランク・コントローラは
テストを放棄する。エラーが見出されないと、第１のト
ランク・コントローラはテスト・パケットをトランク施
設を介して第２のトランク・コントローラに送信する。
第２のトランク・コントローラがテスト・パケットを受
信したとき、該コントローラは同じＣＲＣチェックを実
行し、誤りが見出されない場合には、パケットを第１の
トランク・コントローラにループ・バツクし、それによ
って第１のトランク・コントローラはパケットを交換網
を介して中央プロセッサに返送する。中央プロセッサは
ある時間が経過した後もテスト・パケットがループ・バ
ツクして来ないとき伝送誤りが生じたことを検出する。
交換機テスト・パケットは交換網内の信号経路をテスト
するのに使用される。交換機テスト・パケットは中央プ
ロセッサにより交換網を通してトランク・コントローラ
に送信される。トランク・コントローラはパケットを
（パケットが指定する）第２のトランク・コントローラ
にリレーし、該第２のトランク・コントローラはパケッ
トを中央プロセッサに返送する。保守パケットは例えば
誤りの系統等の保守情報をトランク・コントローラと関
連する中央プロセッサの間で送信するのに使用される。
保守読み出し操作においては、中央プロセッサは保守読
み出しパケットをトランク・コントローラに送信する。
トランク・コントローラは情報を読み出し、パケット中
に書き込み、次いでパケットを中央プロセッサに返送す
る。保守書き込み操作にあっては、中央プロセッサはト
ランク・コントローラに保守書き込みパケットを送信す
る。トランク・コントローラはパケットからの情報を保
守レジスタ中に書き込み、次いで同じ情報を保守レジス
タから読み出す。読み出された情報は保守書き込みパケ
ット中に加えられ、中央プロセッサに返送される。メモ
リ・パケットは中央プロセッサが指定のメモリ・ロケー
ションの情報を読み出し／書き込むことを許容する。こ
れらパケットは保守レジスタでなく、メモリ・ロケーシ
ョンが読み出され、書き込まれる点を除いて保守パケッ
トと類似の働きをする。 第１５図はメモリ１４０１中に含まれている４つのパケ
ット・バッファおよび論理チャネル翻訳テーブルを示し
ている。受信機１４０２から到来するパケットは受信バ
ッファ１５０１またはトランク・テスト・バッファ１５
０２中に書き込まれる。トランク・テスト・バッファ１
５０２はトランクを介してループ・バックされるテスト
・パケットのために予約されている。その他すべての到
来するパケットは受信バッファ１５０１に送られる。入
力回路１４０６から到来するパケットは送信バッファ１
５０３または交換機テスト・バッファ１５０４中に書き
込まれる。送信バッファ１５０３は送信器１４０３を介
してトランクで送信されるパケットのために設けられて
いる。交換機テスト・バッファ１５０４は交換機テスト
・パケットおよびメモリ読み出し／書き込みパケットの
ためのものである。論理翻訳テーブル１５０５はメモリ
書き込みパケットを介して中央プロセッサから受信され
た論理アドレスを物理アドレスに翻訳する情報を含んで
いる。 メモリ１４０１中の環状バッファの読み出しおよび書き
込みはアドレス制御装置１４０４中にある読み出しおよ
び書き込みポインタによって制御されている。これら読
み出しおよび書き込みポインタは種々のバッファ内の特
定のメモリ・ロケーションを指示する。読み出しまたは
書き込みポインタは受信器１４０２、送信器１４０３、
入力回路１４０６および出力回路１４０５に対して提供
される。これらポインタは回路に応じて種々の環状バッ
ファの読み出しまたは書き込みを行うのに使用される。
即ち受信回路では受信バッファおよびトランク・テスト
・バッファ書き込みポインタであり、出力回路では受信
バッファおよび交換機テスト・バッファ読み出しポイン
タであり、入力回路では送信バッファおよび交換機テス
ト・バッファ書き込みポインタであり、送信回路では送
信バッファおよびトランク・テスト・バッファ読み出し
ポインタである。 種々の読み出しおよび書き込みポインタに加えて、アド
レス制御装置１４０４はまた一時ポインタも含んでい
る。送信器１４０２は書き込みポインタの値をセーブす
るのに使用される１つの一時ポインタへのアクセスを有
している。各々のパケット書き込み操作の開始時点にお
いて、一時ポインタは書き込みポインタと同じアドレス
にセットされている。パケットが書き込まれている間に
誤りが発見されると、書き込みポインタは一時ポインタ
のアドレスに設定し直される。このようにして誤りを含
むパケットが重ね書き込みされ、それによって誤りを含
むパケットは無効とされる。入力回路１４０６は２つの
一時ポインタに対するアクセスを有している。一方は書
き込みポインタの値をセーブするのに使用される。他方
の一時ポインタはメモリ書き込み操作期間中に使用され
るが、これは以下で述べる。出力回路１４０５はメモリ
読み出し操作期間中に使用される１つの一時ポインタへ
のアクセスを有している。 以下では通常のデータ・パケットがトランクから交換網
に向って移動する様子について述べる。受信器1402はト
ランク・パケットを受信し、該トランク・パケットを交
換パケットに変換するスペースをパケット中に提供する
ためにトランク・パケットに０をつめる。受信器１４０
２がこれを実行し終ると、次にパケットをメモリ１４０
１中の受信バッファ１５０１中に書き込むためにアドレ
ス制御回路１４０４に対する書き込み要求を発生する。
アドレス制御回路１４０４は書き込み要求を受信し、受
信バッファの書き込みポインタを取り出す。次に受信器
１４０２はパケットを受信バッファ１５０１の書き込み
ポインタにより指定されたアドレスに書き込む。アドレ
ス制御回路１４０４は次に“パケット入手可”信号を出
力回路１４０５い送信し、該回路１４０５をしてアドレ
ス制御回路１４０４に読み出し要求を送信させる。 アドレス制御回路１４０４は受信バッファ読み出しポイ
ンタを取り出し、出力回路１４０５が読み出しポインタ
により指定されるアドレスの受信バッファ１５０１の内
容を読み出すことを許容する。出力回路１４０５はパケ
ットを読み出し、必要なフィールドを修正してトランク
・パケットをスイッチ・パケットに変換し、必要な論理
アドレスから物理アドレスへの翻訳を実行し、パケット
を交換網に送信する。論理アドレスから物理アドレスへ
の翻訳はメモリ１４０１中の論理翻訳テーブルを読み出
し、要求されたパケット・フィールドを更新することを
含んでいる。 通常のデータ・パケットの交換網からトランクへの流れ
は次の通りである。パケットは交換機インタフエース１
４１８を介して交換網から受信され、入力回路1406に送
信される。入力回路１４０６はパケットをメモリ１４０
１中の送信バッファ１５０３中に書き込むためにアドレ
ス制御装置１４０４に対する書き込み要求を発生する。
アドレス制御装置１４０４は書き込み要求を受信し、送
信バッファ書き込みポインタを入手する。入力回路１４
０６は次にパケットを送信バッファ１５０３の書き込み
ポインタにより指定されたアドレスに書き込む。アドレ
ス制御回路１４０４は次に“パケット入手可”信号を送
信器１４０３に送り、送信器１４０３をして読み出し要
求をアドレス制御装置１４０４に送信させる。アドレス
制御装置１４０４は送信バッファ読み出しポインタを入
手し、送信器１４０３が送信バッファ１５０３の読み出
しポインタによって指定されるアドレスの内容を読み出
すことを許容する。送信器１４０３はパケットを送信器
バッファ１５０３から読み出すためにアドレス制御装置
１４０４に対する読み出し要求を発生する。送信器１４
０３がパケットを読み出すと、該送信器１４０３はパケ
ットからヘッダ情報を除去し、それによってパケットは
トランク・パケットに変換される。送信器1403は次にパ
ケットを付属のトランクで送信する。 トランク・テスト・パケットは受信器１４０２によりト
ランクから受信される。これらパケットはアドレス制御
装置１４０４中のトランク・テスト・バッファ書き込み
ポインタを使用してメモリ１４０１中のトランク・テス
ト・バッファ１５０２中に書き込まれる。この操作は受
信バッファ書き込みポインタの操作と類似している。送
信器１４０３は次にトランク・テスト・バッファ1502を
読み出すためにトランク・テスト・バッファ読み出しポ
インタを使用してアドレス制御装置１４０４に対する読
み出し要求を発生する。送信器１４０３はテスト・パケ
ットを読み出すと、このパケットをトランクに返送す
る。交換機テスト・パケットも類似の仕方で処理され
る。交換機テスト・パケットは入力回路１４０６によっ
て受信され、該入力回路１４０６は該パケットを交換機
テスト・バッファ書き込みポインタを使用してメモリ14
01の交換機テスト・バッファ１５０４中に書き込む。出
力回路１４０５は次にアドレス制御装置１４０４中の交
換機テスト・バッファ読み出しポインタを使用して交換
機テスト・バッファ１５０４を読み出す。出力回路1405
はパケットを読み出し、これを交換網を介して指定され
たトランク・コントローラに送信する。 メモリ書き込みパケットは情報をメモリ１４０１中に書
き込むのに使用される。この情報は論理翻訳テーブル１
５０５中に書き込まれる論理アドレスから物理アドレス
への翻訳を含んでいる。メモリ書き込みパケットは中央
プロセッサによって発生され、入力回路１４０６に送ら
れる。該入力回路はパケットの一部を交換機テスト・バ
ッファ１５０４中に、そしてパケットの一部を論理翻訳
テーブル１５０５中に書き込む。交換機テスト・バッフ
ァ１５０４中に書き込まれるメモリ書き込みパケットの
一部分は交換機テスト・バッファ書き込みポインタを介
して書き込まれ、論理翻訳テーブル１５０５中に書き込
まれるパケットの一部分は第２の入力回路の一時ポイン
タを介して書き込まれる。（これらポインタは共にアド
レス制御装置１４０４中に存在する。）出力回路1405は
次に交換機テスト・バッファ１５０４中に記憶された情
報を読み出する共に論理翻訳情報を読み出す。出力回路
１４０５は次にデータのこれら２つの部分を組み立てて
元のメモリ書き込みパケットと同一のパケットを形成
し、このパケットを中央プロセッサに返送する。 メモリ読み出しパケットは中央プロセッサにより発生さ
れ、中央プロセッサがメモリ１４０１の一部を読み出す
ことを許容する。到来するメモリ読み出しパケットはメ
モリ・アドレスおよび読み出すべきバイト数を含んでい
る。出力回路１４０５はパケットで指定されたアドレス
のメモリ１４０１の内容を読み出し、指定されたバイト
数をメモリ読み出しパケット中に挿入する。出力回路１
４０５は次に（要求されたデータを含む）パケットを中
央プロセッサに返送する。 トランクおよび交換機パケットに関してはこれら２つの
型のパケット中に含まれるフィールドと関連して更に詳
述する。実際のパケットの取扱いおよび変換の詳細に関
しては後で述べる。トランク・パケットはトランク装置
とトランク・コントローラの間のデータと保守情報を担
っている。典型的なトランク・パケットのフォーマット
が第３図に示されている。フィールドの説明は以下で述
べる。 フラグ・フィールドはパケットの始めと終りを示すのに
使用されるユニークなビット・パターン（０１１１１１
１０）である。パケット識別子（ＰＩＤ）フィールドは
パケットが信号用か、テスト用かまたは通常のデータの
送信用かを決定する。このフィールド中の“０”は呼の
設定に使用される信号パケットであることを示す。前述
の如く、このパケットは呼の継続期間中後続のパケット
がすべて経由する経路を形成するために経路に沿うすべ
ての中央プロセッサを通過する。 ＰＩＤフィールドの“１”は既に形成された経路を介し
て信号情報を送信する信号パケットであることを示す。
このパケットの型は終端の中央局においてのみ読み出さ
れる。 ＰＩＤフィールドの“２”または“３”は交換網中のト
ランクをテストするのに使用されるテスト・パケットで
あることを示す。発信中央プロセッサは交換網を介して
そのトランク・コントローラの１つにテスト・パケット
を送信する。このパケットはＰＩＤフィールドの“２”
により示される。パケットは第１のトランク・コントロ
ーラによりトランクを介して第２のトランク・コントロ
ーラに送信される。ＰＩＤフィールドは“２”であるの
で、第２のトランク・コントローラはフィールドを
“２”から“３”に変更し、テスト・パケットをトラン
クを介して第１のトランク・コントローラにループ・バ
ックする。第１のトランク・コントローラはパケットを
受信し、ＰＩＤフィールドを読む。ＰＩＤフィールドは
“３”であるので、第１のトランク・コントローラはパ
ケットを中央プロセッサに返送する。 ＰＩＤフィールドの“８”〜“１１”はパケットが通常
データを担っていることを示す。昇巾の数字はフロー制
御のレベルを示す。“８”はフロー制御を行なわないこ
とを示す。数字“９”〜“１１”は増加するフロー制御
レベルを示す。フロー制御が増加すると、発信局はより
長い時間間隔でパケットを送出する。これは増加したト
ラフィックによるシステムの過負荷を防ぐためである。 ＰＩＤフィールドの“１２”はデータを示す。これは完
全なメッセージを担う単一のパケットである。データは
次のような経路を通る。データは該データを送信する端
末装置と関連する中央プロセッサにより発生される。デ
ータは次にデータが通過する交換網中の各中央プロセッ
サに向う。各中央プロセッサはデータの論理アドレス・
フィールドを読んでデータが送信される次の中央プロセ
ッサを決定する。データが着信中央プロセッサに到着す
ると、着信中央プロセッサはデータを着信加入者の端末
装置に向わせる。更なるパケットを送信するのに経路は
必要でないのでアドレス情報は保持されない。 論理アドレス・フィールドを着信トランク・コントロー
ラのアドレスを導出するのに使用される。これは現在の
トランク・コントローラにより論理アドレスを用いてメ
モリ１４０１中に含まれる論理翻訳テーブル1505をイン
デックス修飾することにより実行される。論理翻訳テー
ブル１５０５は次のトランク・コントローラの番号およ
び新らしい論理アドレスを含んでいる。現在のトランク
・コントローラは新らしい論理アドレスをパケットの論
理アドレス・フィールド中に挿入し、次いでパケットを
送出する。時刻スタンプフィールドはパケットが交換シ
ステム中を移動するときに要する累積時間を担ってい
る。このフィールドはパケットがトランクから最初に受
信されたときに挿入される到着時刻フィールドと関連し
て更新される。着信トランク・コントローラがパケット
を受信すると、該コントローラは時刻スタンプ・フィー
ルドを更新するために到着時刻と現在の時刻の差を計算
する。データ・フィールドはパケットが担うべき実際の
データ、即ち情報を含んでいる。更に、このフィールド
はある種の高水準プロトコル情報を担っている。サイク
リック・リダンダンシー・コード（ＣＲＣ）フィールド
は誤り検出のために使用される。このフィールドは送信
トランク・コントローラによって発生され、パケットに
誤りが含まれているかどうかを決定するため着信トラン
ク・コントローラによりテストされる。 交換機パケットは交換網内のデータおよび保守情報を担
っている。典型的な交換機パケットのフォーマットが第
６図に示されている。データ型交換機パケットはトラン
ク・パケット中に含まれているのとフィールドを同じ順
序で含んでいる。１つの例外は２つのフラグ・フィール
ドであってこれは交換機パケットには含まれていない。
またＣＲＣフィールドはトランク・パケットから交換機
パケットへの変換過程の幾つかのステージで再計算さ
れ、チェックされる。交換機パケットに固有のフィール
ドについては以下で説明する。 パケット長フィールドはパケットの全長をバイト数で表
わしたものである。このフィールドは受信器１４０２に
より計算される。着信トランク・コントローラ(DTC)お
よび発信トランク・コントローラ（ＳＴＣ）フィールド
はパケットの経路設定に使用される。ＤＴＣは着信トラ
ンク・コントローラのアドレスであり、論理翻訳テーブ
ル１５０５から得られる。ＳＴＣフィールドは現在パケ
ットを取扱っているトランク・コントローラのアドレス
である。 表１に示すように、制御フィールドＣＮＴＬは交換機パ
ケットの型を規定する。 標準データ・パケットはデータ型トランク・パケット
（パケット識別子"8","9","10"または"11"）および信号
ならびにデータ・パケット（パケット識別子"0","1"ま
たは"12"）中に含まれる情報を担っている。このパケッ
トは交換網中の次のトランク・コントローラによりトラ
ンク・パケットに戻され、次いで必要に応じて後続の交
換網を通して伝送するべく交換機パケットに戻される。
保守情報は保守書き込みおよび保守読み出しパケットに
より伝送される。これらパケットは中央プロセッサが保
守情報をトランク・コントローラから読み出したり、逆
に書き込んだりすることを許容する。 この保守情報は誤りおよび制御情報を含んでいる。保守
書き込みパケットは中央プロセッサによって発生され、
適当なトランク・コントローラに送信される。このパケ
ットがトランク・コントローラに到着すると、トランク
・コントローラは制御フィールドを調べ、該フィールド
が（保守書き込みを示す）“２”であることを確認する
とパケットのデータ部分を交換機インタフエース1418の
保守レジスタ３１０１中に書き込む。 トランク・コントローラが制御フィールドに“１”を有
する交換機パケットを受信すると、トランク・コントロ
ーラは保守読み出し操作を実行する。保守レジスタ中の
データは読み出され、パケットのデータ部分に記憶され
る。パケットは次に発信中央プロセッサに送信される。 交換機パケットはまたトランク・コントローラのメモリ
部分の読み出し・書き込みを行うのに使用される。メモ
リ書き込み操作においては、交換機パケットの制御フィ
ールドは“３”である。入力回路１４０６は中央プロセ
ッサからパケットを受信し、データ部分をメモリ1401の
要求されたロケーション中に書き込み、パケットの残り
の部分を交換機テスト・バッファ１５０４中に書き込
む。出力回路１４０５はメモリ１４０１の指定されたロ
ケーションからデータを読み出し、交換テスト・バッフ
ァ１５０４からパケットの残り部分を読み出す。出力回
路１４０５は次にこれら２つのセグメントから新しいパ
ケットを組立て、交換網１１６を介して中央プロセッサ
１１５に新らしいパケットを返送する。 テスト・パケットはパケットを中央プロセッサに送り返
す前にテスト・データを２つのトランク・コントローラ
を経由させる交換機パケットである。テスト・パケット
が第１のトランク・コントローラに到着すると、制御フ
ィールドは“５”にセットされる。これはこのパケット
が中央プロセッサに送り返される前に第２のトランク・
コントローラを経由すべきことを示す。第１のトランク
・コントローラを出発する前に、出力回路１４０５は制
御フィールドを“５”から“６”に変化させ、次いでパ
ケットを第２のトランク・コントローラに送信する。第
２のトランク・コントローラのアドレスはデータ・フィ
ールド中に存在する。第２のトランク・コントローラが
テスト・パケットを受信した後、該コントローラは制御
フィールドを読み出す。フィールドは“６”であるの
で、第２のトランク・コントローラはパケットを直接中
央プロセッサに向わせる。 受信機１４０２の主要な機能は交換網のトランク側から
受信されたトランク・パケットを交換機パケットに変換
することであり、該交換機パケットは交換網の交換部を
通して送信される。変換は(1)開始および終了フラグ・
フィールドを除去し、(2)パケットの最初にフィールド
を付加することにより成る。この変換に際してＣＲＣフ
ィールドを再計算する必要がある。付加されるフィール
ドは次の通りである。最初の２つの付加されるフィール
ドである着信トランク・コントローラおよび発信トラン
ク・コントローラは０で満される。実際の発信および着
信トランク・コントローラの値は出力回路１４０５が受
信バッファ１５０１からパケットを読み出した後に出力
回路１４０５により付加される。次に付加されるフィー
ルドは制御フィールドである。このフィールドはパケッ
トが送信器１４０２に到着した実際の時刻で満され、着
信トランク・コントローラが時刻スタンプ・フィールド
を更新するのに使用される。 パケット変換の期間中、着信トランク・コントローラ、
発信トランク・コントローラおよび制御フィールドは初
期値として０が与えられる。到着時刻フィールドはパケ
ットの到着時刻（これは負数として表現される）に初期
設定される。パケット識別フィールドは１つの例外を除
いて不変である。即ち到来パケットのパケット識別子フ
ィールドが“２”（これはテスト・パケットであること
を示す）である、と、返送されるトランク・テスト・パ
ケットを示す“３”に変更される。既に述べた如く、Ｃ
ＲＣフィールドは更新される。しかしこの更新過程は次
に示すように複雑である。即ちＣＲＣフィールドはあた
かもパケット長フィールドがすべて０を含んでいるもの
として計算されるが、実際のパケット長はデータとＣＲ
Ｃフィールドの間の別個のフィールド中に含まれてい
る。その理由はパケット長はパケットが到来することに
よって計算され、パケット全体が受信されるまで未知だ
からである。 受信器１４０２は第１６図に詳細に示されている。受信
器１４０２はフラグ除去およびビット・アンスタッフイ
ング回路１６０１、パケット・リフォーマッタ１６０２
および直並列変換器１６０３を含んでいる。フラグ除去
およびビット・アンスタッフイング回路１６０１はトラ
ンク・パケットの始めと終りにある０１１１１１１０フ
ラグ・パターンを除去する。更に、この回路は送信器１
４０３によりビット流中にスタツフイングされたビット
を取除く。この操作については後述する。パケット・リ
フォーマッタ１６０２はパケットに０を付加する。この
０はパケット変換の期間中に付加されるフィールドの場
所を確保する働きをする。更にこの回路はパケットの到
着時刻を満し、要求に応じてパケット識別子フィールド
を更新する。 トランク・パケットは導線１６０４によりフラグ除去お
よびビット・アンスタッフイング回路１６０１により受
信される。この回路はパケット中に含まれるスタートお
よびストップ・フラグの存在を検出することにより各パ
ケットのスタートおよびエンド点を検出する。フラグは
検出されると除去される。更に、この回路はビット・ア
ンスタッフイングを実行する。ビット・アンスタッフイ
ングとはフラグ・パターンがパケットのはじめおよび終
り以外の場所には生じないことを保証するためにビット
流中に挿入されたビットを取除くことである。 フラグ除去およびビット・アンスタッフイング回路１６
０１はパケットを導線１６０５を介してパケット・リフ
ォーマッタ１６０２に送信する。パケットが最初にパケ
ット・リフォーマッタ１６０２に到着すると、信号が導
線１６０６に加えられる。この信号はパケットが処理さ
れている間発生され続ける。パケットがパケット・リフ
ォーマッタ１６０２から直並列変換器１６０３に転送さ
れている期間中類似の信号が導線１６０９上に存在す
る。“１”なる信号が導線１６０２がデータを含んでい
る各クロック・パルスの期間中導線１６０７に加えられ
る。パケット・リフォーマッタ１６０２はトランク・パ
ケットを１６０１から受信し、適当なフィールドを付加
して交換機パケットを形成する。更に、この回路は誤り
検出を行い、要求に応じてＰＩＤフィールドを修正す
る。 誤り検出は各々の到来パケットのＣＲＣフィールドチェ
ックすることにより実行される。誤りが検出されると、
１６０２は導線１６１２を介して１６０３に誤り信号を
送信し、それによって誤りを含むパケットを無効とす
る。パケット・リフォーマッタ１６０２はまたハードウ
ェア誤りも検出する。ハードウェア誤りが検出される
と、導線１６２６上に信号がこれを示す。 １６０２によって実行されるＰＩＤフィールドの修正は
トランク・テスト・パケットに関するものである。到来
するテスト・パケットは“２”なるＰＩＤを有してい
る。１６０２はフィールドを“３”を変更する。更にテ
スト・パケットが受信されると、１６０２は導線1611を
高レベルとする。これにより直並列変換器１６０３はテ
スト・パケットの内容をトランク・テスト・バッファ１
５０２中に書き込む。パケット・リフォーマッタ1602は
完全に二重化されており、従って自分自身の誤り検出を
行うことが出来る。 フラグ除去およびビット・アンスタッフイング回路１６
０１は第１７図に詳細が示されている。この回路はフラ
グ除去とビット・アンスタッフイングを行う。フラグ除
去は次のようにして実行される。フラグ・パターン０１
１１１１１０はトランクがアイドルであるときは常に導
線１６０４を介して連続的に送信されている。この８ビ
ット・パターンはレジスタ１７０１中に読み込まれる。
レジスタ１７０１はビット・パターンを受信すると同時
に、レジスタ１７０２は同じビット速度で“１”の定常
流を受信する。８ビットのフラグ・パターンが受信され
た後、レジスタ１７０２はＡＮＤゲート１７０６の出力
の“１”によってクリアされ、フラグ・パターンの存在
をデコードする。これによってレジスタ１７０２中に加
えられていた“１”がレジスタ１７０２から送出される
ことが妨げられる。レジスタ１７０２から出て来る
“１”はＡＮＤゲート１７１４およびレジスタ１７０５
に向う。“１”が存在するときには実際のデータがレジ
スタ１７０１から流出することが許容され、導線1607は
この実際のデータの存在を知らせるべく活性化される。 実際のパケットからのフラグ・パターンがレジスタ１７
０１中に加えられた後、後続のビットはフラグ・パター
ンではなく実際のパケットの内容となる。８ビットの実
際のデータがレジスタ１７０１中に加えられた後にはＡ
ＮＤゲート１７０６はレジスタ１７０２をクリアしな
い。何故ならば該ＡＮＤゲート１７０６はフラグ・パタ
ーンを検出しないからである。これによりレジスタ１７
０２はＡＮＤゲート１７１４の１方の入力に連続的に
“１”を送信することになる。ＡＮＤゲート１７１４の
他方入力はレジスタ１７０１から実際のパケットの内容
を受信している。従ってＡＮＤゲート１７１４はレジス
タ１７０２から出て来る“１”によってエネイブルされ
る。このエネイブル信号によりレジスタ１７０１の内容
はレジスタ１７０３にシフトされる。従ってＡＮＤゲー
ト１７１４の出力は実際のパケットの内容が“１”であ
るときのみ“１”となる。このようにしてパケットの内
容からフラグを除いたものがレジスタ１７０３を通して
シフトされ、導線１７１０を介してパケット・リフォー
マッタ１６０２に送信される。 ビット・アンスタッフイングが必要なのは、送信器１４
０３が５つの連続した１を検出すると送信器1403は常に
“０”をスタッフするからである。これはパケット・デ
ータがフラグ・パターンを含まないようにするためであ
る。これらスタッフされた０はフラグが除去された後に
フラグ除去およびビット・アンスタッフイング回路１６
０１により取除かれる。ビット・アンスタッフイングは
次のようにして実行される。ＡＮＤゲート1714から出て
来るパケット・データは尚スタッフされた“０”を含ん
でいる。１１１１１なるパターンがレジスタ1703中に加
えられると、次のビットはスタッフされたビットのはず
れであり、これは取除かねばならない。この１１１１１
パターンはスタッフされた“０”がレジスタ1703の最初
の位置にある１ビット時間期間の間ＮＡＮＤゲート１７
１８の出力を“０”とする。この“０”は実際のパケッ
ト・データがレジスタ１７０３を通してシフトされてい
るのと同じ時にレジスタ１７０４を通してシフトされ
る。レジスタ１７０４の“０”がＡＮＤゲート1708の入
力に達すると、スタッフされた“０”がレジスタ１７０
３中に存在する１クロック・パルスの期間中導線１６０
６は“０”となる。導線１６０６はビット存在インデイ
ケータであり、該インデイケータはパケット・リフォー
マッタ１６０２に加えられる。ビット存在信号はスタッ
フされた“０”がレジスタ１７０３中に含まれているク
ロック・パルスに対しては生起しないので、スタッフさ
れた“０”は除去される。 パケット・リフォーマッタ１６０２は第１８図に更に詳
細に示されている。この回路は実際のパケット変換を実
行する。この回路はＣＲＣ回路１８０１および1804、パ
ケット・リフォーマット回路１８０２および１８０５、
ならびに比較器１８０３より成る。ＣＲＣおよびパケッ
ト・リフォーマット回路は二重化されている。何故なら
ばリフォーマット過程期間中ＣＲＣチェックは回路内の
誤りを正確に検出することが出来ないからである。CRC
回路は到来パケットのＣＲＣフィールドをチェックし、
次いでそれを除去する。パケット・リフォーマット回路
は実際のパケット変換を行い、新らしいＣＲＣフィール
ドを計算する。比較器１８０３はパケット・リフォーマ
ット回路１８０２および１８０５からのリフォーマット
されたパケットを比較する。パケットが一致しないなら
ば、パケットに欠陥が存在することになり、これは導線
１６２６上のＦＬＴＲ信号により示される。このＦＬＴ
Ｒ信号は交換機インタフエース１４１８に送られ、次に
中央プロセッサに送られ、そこで補正操作が行なわれ
る。 パケット・リフォーマット回路１８０２は第１９図に詳
細に示されている。この回路はパッド回路１９０１（こ
の回路は後続の回路によって交換機パケットを形成する
のに使用される空白フィールドを到来トランク・パケッ
トに付加する）と；パケット到来時刻を計算し挿入する
到来時刻回路１９０２と；必要な場合にはＰＩＤフィー
ルドを更新するＰＩＤ回路１９０３と；パケット長を計
算し挿入するパケット長回路１９０４と；パケットのＣ
ＲＣフィールドを計算するＣＲＣ回路１９０５とを含ん
でいる。 パッド回路１９０１は第２０図に更に詳細に示されてい
る。この回路は到来パケットの先頭に５６個の０を挿入
し、パケットの終りに２４個の０を挿入する。これらの
０は後続の回路により付加されるフィールドの場所を確
保する役目を果す。パッド回路１９０１はシステム・ク
ロック１６１からΨおよびψクロック・パルスを受けと
る。第５４図に示すようにψパルスはΨパルスより５倍
速い。ψクロック・パルスはパケットの先頭に０を配置
するのに要求される。 パッド回路１９０１は導線１８１４，１８１５、および
１８１６上のデータ、データ存在信号およびビット存在
信号を受信する。これらの信号はＡＮＤゲート2006〜２
００８を通過し、レジスタ２００１〜２００３に加えら
れる。レジスタ２００１〜２００３はデータをΨクロッ
ク速度でＡＮＤゲート２０１０およびＯＲゲート２０１
１を通してシフトさせる。導線１８１５上の第１のパル
スは導線２０３１を介して制御装置２００４を活性化す
る。制御装置２００４が活性化されると、該装置２００
４はカウンタ２００５およびパッド導線２０２７を活性
化する。導線２０２７はＡＮＤゲート２０１９およびフ
リップ・フロップ２０２４を介してパケットの最初に５
６個の０を挿入する。カウンタ２００５はクロック・パ
ルスを計数し、５６のパルスを計数した後導線２０２７
をデイスエイブルするようＡＮＤゲート2030を介して制
御装置２０２７に信号を加える。０はψクロック速度で
挿入される。これにより実際のパケット・データがレジ
スタ２００１からシフト・アウトされる前にパケットの
最初に０を挿入することが可能となる。データ、データ
存在信号およびビット存在信号がレジスタ２００１〜２
００３からシフト・アウトされるとき、これらデータお
よび信号はゲート２０１３，２０１４，２０１６および
２０３４およびフリップ・フロップ2015を介して1.544M
b/sら８Mb/sに変換される。パケットの最後の１６ビッ
トがレジスタ２００１中にあるとき（これは導線２０３
１がデイスエイブルされることにより分る）、導線２０
０４は導線２０３２を活性化する。これによりレジスタ
２００１〜２００３中の最後の１６ビットはＡＮＤゲー
ト２０１２およびＯＲゲート2011を介してψクロック速
度でシフトされる。更にこの信号はインバータ２００９
を介してＡＮＤゲート２００６〜２００８をデイスエイ
ブルする。この目的は現在存在するパケットがシフトさ
れるまで次のパケットがパッド回路１９０１中にシフト
・インされることを妨げることにある。パケットの終り
がレジスタ２００１からシフト・アウトされた後、制御
装置２００４は２４クロック・パルスの間導線２０２７
をエネイブルし、２４個の０をパケットの終りに挿入す
る。 到着時刻回路１９０２が第２１図に詳細に示されてい
る。この回路はパケットの到着時刻フィールド中に挿入
する。到着時刻は正の値としてではなく負の値として計
算される。クロックを逆転させることにより、送信器１
４０３のところで述べるように補元をとることなく到着
時刻を現在の時刻に加算することが出来る。到着時刻回
路１９０２はカウンタ２１０１および２１０３、シフト
・レジスタ２１０２、制御装置２１０４およびフリップ
・フロップ２１０９〜２１１１を含んでいる。カウンタ
２１０１はシステム・クロック１６１からの外部ＴＩＣ
ＫおよびＳＹＮＣパルスにより現在の時刻を保持する。
カウンタ２１０３は到着時刻フィールドがどこであるか
を決定するために到来パケットのビット数を計数する。
パケットが到来すると、それは導線１９０７上の信号に
より示され、この信号は導線２１０５を介して制御装置
２１０４に送信される。制御装置２１０４がこのデータ
存在信号を受信すると、該制御装置２１０４は導線２１
１３を介してカウンタ２１０３に到来ビットの計数を開
始するよう指示する。更に制御装置２１０４は導線２１
０１上に信号を加える。この信号はカウンタ2101の内容
をシフト・レジスタ２１０２中にロードさせる。その結
果パケットの到着時刻はシフト・レジスタ2102中にロー
ドされる。到着時刻フィールドはパケットのビット位置
４８〜５５である。このフィールドは以前はパッド回路
１９０１により０で満されていた。カウンタ２１０３が
４８に達すると、該カウンタ２１０３はＡＮＤゲート２
１１８を介して制御装置２１０４に信号を送る。制御装
置２１０４は次にＡＮＤゲート２１１５の入力に信号を
加え、ＡＮＤゲート２１１５をエネイブルする。ＡＮＤ
ゲート２１１５はエネイブルされると、ＡＮＤゲート２
１１６およびＯＲゲート２１１７を介してシフト・レジ
スタ２１０２の内容をフリップ・フロップ２１０９にシ
フト・アウトさせる。フリップ・フロップ２１０９〜２
１１１は次にψクロック速度でそのＤ入力で受信された
情報を導線１９０９および１９１１に送出する。 ＰＩＤ回路１９０３は第２２図に更に詳細に示されてい
る。ＰＩＤ回路１９０３は到来パケットのＰＩＤフィー
ルドを読んで、パケットの型を決定する。到来パケット
がデータであると、導線１９１８に信号が加えられる。
到来パケットがテスト・パケットであると“３”がPID
フィールド中に配置されており、導線１６１１上に信号
が加えられる。到来パケットは導線１９０９により加え
られる。導線１９１０はパケットが受信されている間
“１”の定常流を受信する。導線１９１１は導線1909上
に妥当なビットが存在する各ビット期間中“１”を受信
する。導線１９１０上の最初の“１”はＡＮＤゲート２
２０４を通して導線１９１１上のビットを計数すること
によりカウンタ２２０３に妥当なデータ・ビットの計数
を行なわせる。カウンタ２２０３が５９に達すると、Ａ
ＮＤゲート２２１３はエネイブルされ、制御装置2205に
信号が加えられる。制御装置２２０５は次に導線2214上
にエネイブル信号を加える。この第５９番目ビット時間
期間中、ＰＩＤフィールドの最下位ビットは導線1909上
に存在し、ＰＩＤフィールドの上位３ビットはシフト・
レジスタ２２０１中に記憶されている。導線１９０９上
のデータおよびシフト・レジスタ２２０１中のデータは
ＡＮＤゲート２２０７または２２０６をエネイブルす
る。データが２進の“１２”（これはデータであること
を示す）であると、ＡＮＤゲート２２０６はエネイブル
され、信号を導線１９１８上に加える。導線１９０９上
のデータおよびシフト・レジスタ２２０１中のデータが
２進の“２”または“３”（これはテスト・パケットで
あることを示す）であると、ＡＮＤゲート２２０７がエ
ネイブルされ、パケット識別子フィールド中に“３”が
配置される。導線１９０９上のデータおよびシフト・レ
ジスタ２２０１中のデータが２進の“２”であると、AN
Dゲート２２０９もエネイブルされ、その結果パケット
はトランク・テスト・バッファ１５０２中に記憶され
る。フリップ・フロップ２２１０〜２２１２はシステム
・クロック１６１からのクロック・パルスを介して導線
1912〜１９１４上の出力データを同期のとれた状態に保
つ。 パケット長回路１９０４は第２３図に詳細に示されてい
る。該パケット長回路１９０４は到来パケット中のバイ
ト数を計数し、このバイト計数値をパケットの終りに配
置する。更にパケット長回路１９０４は受信されたパケ
ットが１５０バイトを越したとき導線１９１９上にパケ
ット長誤り信号を加える。到来データ、データ存在イン
ディケーションおよびビット存在インディケーションは
導線１９１２〜１９１４で受信され、シフト・レジスタ
２３０１〜２３０３中にシフト・インされる。データが
最初に導線１９１２上に現われるとき、“１”もまた導
線１９１３上に現われ、データが存在することを示す。
導線１９１３上の最初の“１”により制御装置２３０７
はＯＲゲート２３１０を介してカウンタ２３０４を始動
させる。カウンタ２３０４はパケット中のバイト数を決
定するために導線２３１５上の到来ビット存在信号を計
数する。導線１９１３が“０”となると、パケット全体
がカウンタ２３０４により計数されたことになる。導線
１９１３上の“０”はカウンタ２３０４の内容をシフト
・レジスタ２３０５中にロードさせる。これは制御装置
２３０７がロード信号を導線２３１６上に加えることに
より実行される。１ビット時間後、制御装置２３０７は
シフト・レジスタ２３１７をエネイブルし、それによっ
てシフト・レジスタ２３０５の内容（即ちバイト計数
値）はＡＮＤゲート２３１１およびＯＲゲート２３１８
を通してパケット中にシフト・インされる。これにより
パケット長計数値はパケットの終りに配置される。制御
装置２３０７がシフト導線２３１７をエネイブルすると
き、カウンタ２３０６もまたエネイブルする。カウンタ
2306が８に達すると、該カウンタ２３０６はそのことは
制御措置２３０７に伝え、それによって制御装置２３０
７はシフト導線２３１７をディスエイブルする。カウン
タ２３０６が２４に達するとき、パケット全体がパケッ
ト長回路１９０４からシフト・アウトされたことにな
る。１５０バイト以上のパケットは最大パケット長を越
している。これら過度に長いパケットは比較器２３０８
によって検出され、該比較器２３０８はパケット長誤り
導線１９１９に信号を加えることによりそのことを指示
する。このパケット長誤りインディケーションはパケッ
トを破棄させる。フリップ・フロップ２３１２〜２３１
４はＰＩＤ回路１９０３中のフリップ・フロップ２２１
０〜２２１２と同じ機能を実行する。 直並列変換回路１６０３が第２４図に更に詳細に示され
ている。直並列変換器１６０３はバッファ２４０１およ
びアドレス制御インタフエース２４０２を含んでいる。
バッファ２４０１はパケット・リフォーマッタ１６０２
からデータ、データ存在信号およびビット存在信号を受
信する。バッファ２４０１は到来データをバイトに変換
し、該バイトをケーブル２７２０を介してアドレス制御
装置１４０４に送信する。アドレス制御インタフエース
２４０２は導線２７２１〜２７２７上の信号によりケー
ブル２７２０上の情報をどこに書き込むべきかを知らせ
る。導線２７２１〜２７２３は夫々受信バッファ1501、
トランク・テスト・バッファ１５０２および一時ポイン
タに対する書き込みコマンドである。導線２７２６およ
び２７２７は一時ポインタを受信バッファ書き込みポイ
ンタまたはトランク・テスト・バッファ書き込みポイン
タのいずれかに等しい値にセットし、導線２７２４およ
び２７２５は受信バッファ書き込みポインタまたはトラ
ンク・テスト・バッファ書き込みポインタを一時ポイン
タに等しい値にセットする。 バッファ２４０１は第２５図に詳細に示されている。バ
ッファ２４０１は実際に直並列変換を実行する。到来デ
ータ、データ存在インディケーションおよびビット存在
インディケーションは導線１６０８，１６０９および１
６１０により受信される。到来データはシフト・レジス
タ２５０１および２５０４によってバッファ記憶され、
データ存在インディケーションはシフト・レジスタ2502
および２５０５によってバッファ記憶され、ビット存在
インディケーションはシフト・レジスタ２５０３および
２５０６によりバッファ記憶される。データ・ビットが
レジスタ２５０４を通してシフトされるとき、該データ
・ビットはシフト・レジスタ２５０７によりバイトに組
立てられる。カウンタ２５０９は到来するビット存在信
号を計数し、何時１つのバイトが完全に組立てられるか
を決定する。バイトが組立てられると、該バイトはAND
ゲート２５１０からの信号によって出力レジスタ2508中
にロードされる。更にＡＮＤゲート２５１０および２５
１１はフリップ・フロップ２５１２をセットし、それに
よって該フリップ・フロップはデータ存在信号を導線２
４０４上に加える。このデータ存在信号はバイトの送信
準備が出来たことをアドレス制御インタフエース２４０
２に示す。バイトが送信された後、アドレス制御インタ
フエース２４０２はバイトを受信したことを知らせる信
号を導線２４０３上に加える。この信号はフリップ・フ
ロップ２５１２をリセットする。 アドレス制御インタフエース２４０２は第２６図に詳細
に示されている。アドレス制御インタフエース2402はメ
モリ１４０１中にある受信バッファ１５０１およびトラ
ンク・テスト・バッファ１５０２の書き込みを制御す
る。フリップ・フロップ２６０５は誤りを含むパケッ
ト、またはバッファのオーバーフローにより無効としな
ければならないパケットの放棄を制御する。フリップ・
フロップ２６０８はデータを受信バッファ１５０１中に
書き込むべきかトランク・テスト・バッファ１５０２中
に書き込むべきかを選択する。バッファ２４０１はバイ
トの組立てを完了すると導線２４０４上に信号を加え
る。この信号は制御装置２６０１に加えられ、該制御装
置は導線２６３１上の信号を介してフリップ・フロップ
2605をセットする。フリップ・フロップ２６０５が
“１”にセットされると、ＡＮＤゲート２６１０がエネ
イブルされ、それによってＡＮＤゲート２６１１，２６
１２，２６１４および２６１５がエネイブルされる。バ
ッファ２４０１がテスト・パケットを送信していると
き、パケット・リフォーマッタ１６０２は導線１６１１
上に信号を加える。この信号はフリップ・フロップ２６
０８をセットし、それによってＡＮＤゲート２６２２〜
２６２５がエネイブルされる。これによってパケットは
トランク・テスト・バッファ１５０２中に書き込まれ
る。バッファ２４０１中のパケットがテスト・パケット
でないと、フリップ・フロップ２６０８は“０”にリセ
ットされる。これによりＡＮＤゲート２６１６〜２６１
９はインバータ２６２１を介してエネイブルされる。こ
れらＡＮＤゲートがエネイブルされると、パケットは受
信バッファ１５０１中に書き込まれる。 アドレス制御装置１４０４が第２７図に更に詳細に示さ
れている。アドレス制御装置１４０４はメモリ1401の適
当な部分を送信器１４０３、受信器１４０２、入力回路
１４０６および出力回路１４０５が読み書きすることを
許容する。アドレス制御装置１４０４は受信インタフエ
ース２７０１、出力インタフエース２７０３、送信イン
タフエース２７１１、入力インタフエース２７１３およ
びメモリ・インタフエース２７０２を含んでいる。更
に、該装置は満杯／空状態検出回路２７０４，2707，２
７０８および２７１２、ならびにフリップ・フロップ２
７０５，２７０６，２７０９および２７１０を含んでい
る。タイマ２７１４は導線２７６０〜２７６３を逐次エ
ネイブルすることにより、受信器１４０２、送信器１４
０３、出力回路１４０５および入力回路１４０６がメモ
リ１４０１中のバッファにアクセスする時点を制御す
る。満杯／空状態検出回路はバッファ・オーバフローお
よび空状態を検出するのに使用され、フリップ・フロッ
プはデータが夫々のバッファ中に存在する時点を示すの
に使用される。アドレス制御装置１４０２はシステム・
クロック１６１からのθクロック速度で動作する。 受信インタフエース２７０１は導線２７２１〜2727によ
り受信器１４０２から書き込み要求を受信する。該受信
インタフエース２７０１はケーブル２７２０により受信
器１４０２からデータを受信する。受信インタフエース
２７０１はこれら書き込み要求に応動してデータをメモ
リ１４０１中に書き込むための受信バッファ書き込みポ
インタ、トランク・テスト・バッファ・ポインタまたは
一時ポインタを入手する。例えば、導線２７２２上の信
号を受信インタフエース２７０１をして受信バッファ書
き込みポインタによって示される受信バッファ1501のア
ドレス位置にデータを書き込ませる。データが書き込ま
れた後、受信バッファ書き込みポインタは増加される。
この新らしいアドレスおよびアドレス＋１が受信バッフ
ァ満杯／空状態検出回路２７０４に送信される。受信バ
ッファ満杯／空状態検出回路２７０７が受信バッファ１
５０１の空状態を検出すると、フリップ・フロップ２７
０５をリセットし、データ存在信号を導線２７３８から
取り除く。受信バッファ満杯／空状態検出回路2704が受
信バッファ１５０１のオーバフィル状態を検出すると、
該回路２７０４は導線２７２８により受信バッファの過
負荷状態指示信号を送信する。導線２７２２上の信号は
ケーブル２７２０上のデータをトランク・テスト・バッ
ファ１５０２中に書き込ませる。この回路の動作は、受
信バッファ１５０１の書き込み動作と類似している。相
異点はトランク・テスト・バッファ１５０２が空のとき
満杯／空状態検出回路２７０７がフリップ・フロップ２
７０６をリセットし、トランク・テスト・バッファがオ
ーバフィルされたことを導線２７２９上の信号によって
示すことである。 一時ポインタはパケット長をパケット長フィールドに書
き込み、誤りを含むパケットを無効とするのに使用され
る。一時ポインタはパケット長を書き込むのに使用され
ねばならない。何故ならばパケット長フィールドはパケ
ットの初めに位置し、パケットの実際の長さはパケット
の殆んどがバッファ中に書き込まれるまで分らないから
である。実際のパケット長は次のようにしてパケット中
に挿入される。一時ポインタは書き込みポインタに等し
い値にセットされ、書き込みポインタはパケットのバッ
ファへの書き込みを開始する。（パケットの終り付近に
配置されていた）パケット長が書き込まれる準備が整う
と、該パケット長は一時ポインタを使用して書き込まれ
る。一時ポインタは書き込みポインタに等しい値にセッ
トされていたので、該一時ポインタはパケット長フィー
ルドのロケーションを示すことになる。このようにし
て、実際のパケット長はパケットのパケット長フィール
ド中に書き込まれる。 パケット中に誤りが検出されると、パケットは無効とさ
れる。これは受信インタフエース２７０１に対し受信バ
ッファの書き込みポインタを一時ポインタに等しい値に
セットするよう指示する受信器１４０２パルス導線２７
２４により実行される。 出力インタフエース２７０３は導線２７３２〜2736を介
して出力回路１４０５から読み出し要求を受信する。出
力インタフエース２７０３はこれら読み出し要求に応動
して適当なポインタを取り出し、メモリ１４０１からデ
ータを読み出す。例えば導線２７３２上の信号は出力イ
ンタフエース２７０３をして受信バッファ読み出しポイ
ンタによって指定される受信バッファ１５０１のアドレ
スからデータを読み出させる。導線２７３３上の信号は
出力インタフエース２７０３をして交換機テスト・バッ
ファ読み出しポインタによって指定される交換機テスト
・バッファ１５０４のアドレスの内容を読み出させる。
出力インタフエース２７０３はデータを読み出し、該デ
ータをケーブル２７３１を介して出力回路１４０５に送
出する。 オーバフロー状態は受信バッファ満杯／空状態検出回路
２７０４により検出される。これは読み出しポインタと
書き込みポインタ＋１を比較することにより実行され
る。これら２つが等しいと、受信器が次のバイトを受信
バッファ１５０１中に書き込もうとするときオーバフロ
ーが生じることを示す。 入力インタフエース２７１３の動作は受信インタフエー
ス２７０１と類似している。到来データはケーブル２７
４４を介して入力回路１４０６から受信され、送信バッ
ファ１５０３または交換機テスト・バッファ1504中に書
き込まれる。入力回路１４０６からの書き込み要求は導
線２７４５〜２７５２および導線２７６５を介して加え
られる。交換機テスト・バッファ満杯／空状態検出回路
２７０８および送信バッファ満杯／空状態検出回路２７
１２は交換機テスト・バッファ１５０４および送信バッ
ファ１５０３の満杯／空状態を保持するために入力イン
タフエース２７１３から書き込みポインタ・アドレスを
受信する。これら満杯／空状態検出回路はフリップ・フ
ロップ２７０９および２７１０をリセットし、導線２７
４２および２７４３を介してバッファ・オーバフィル状
態信号を送信する。送信インタフエース２７１１の動作
は出力インタフエース２７０３と類似している。データ
はメモリ１４０１中の送信バッファ１５０３またはトラ
ンク・テスト・バッファ１５０２から読み出される。デ
ータが読み出されると、該データはケーブル2755を介し
て送信機１４０３に送信される。読み出し要求は導線２
７５３および２７５４を介して送信器１４０３から受信
される。送信インタフエース２７１１は一時ポインタを
含んでいない。 メモリ１４０１は次の如き環状バッファを含んでいる。
即ち受信バッファ１５０１、トランク・テスト・バッフ
ァ１５０２、送信バッファ１５０３、および交換機テス
ト・バッファ１５０４である。環状バッファは第２８図
に詳細に示されている。環状バッファは、読み出しポイ
ンタ２８０１が常に書き込みポインタ２８０４より前に
あって、それによって書き込みポインタ２８０４が未だ
読み出されていないメモリ１４０１の部分に書き込みを
行なわないようになっている限り、読み出しポインタ２
８０１と書き込みポインタ２８０４がメモリ１４０１の
同じ部分を連続的に読み出し、書き込むことを許容す
る。各々の読み出しまたは書き込み操作の後、適当な
（読み出しまたは書き込み）ポインタが１進められる。
書き込みポインタ２８０４が読み出しポインタより１少
いロケーションにあると、バッファは満杯である。（即
ち次の書き込み操作により読み出しポインタ２８０１が
未だ読み出していないバッファの一部分に重ね書きをす
ることになる。）この状態が生じると、満杯／空状態検
出回路２８０３は導線２８０８上にバッファ満杯状態信
号を加える。同様に、読み出しポインタ２８０１が書き
込みポインタ２８０４より１少いロケーションにあると
きバッファは空である。 一時ポインタは種々の目的で受信器１４０２、入力回路
１４０６、および出力回路１４０５により使用される。
例えば受信回路にあっては、書き込みポインタがパケッ
トを書き込んだとき受信器１４０２が誤りを検出した場
合に書き込みポインタをバック・アップするのに一時ポ
インタが使用される。一時ポインタはパケットの最初の
バイトを含むメモリ・ロケーションを示す。書き込みポ
インタを一時ポインタの値と等しく設定することによ
り、パケットは実効的に無効とされる。 典型的なポインタが第２９図に示されている。ポインタ
はバッファの読み書きを行うためにバッファ中の現在位
置のアドレスを含んでいる。ポインタ回路は次のような
動作を行う。即ちポインタをリセットし、ポインタを進
め、外部信号源からポインタをロードし（例えば読み出
しポインタを一時ポインタの値に等しくセットする）、
満杯／空状態検出回路の使用する現在のアドレスおよび
該アドレス＋１を提供する。現在のアドレスはレジスタ
２９０１中に記憶されている。このアドレスはケーブル
２９１９から得られ、該アドレス＋１はケーブル2921に
より得られる。リセット操作により導線２９２０上のス
タート・アドレスは次のようにしてレジスタ２９０１中
にロードされる。リセットは導線２９１５上に信号によ
り開始される。この信号はＯＲゲート２９０２を介して
レジスタ２９０１をエネイブルする。更にこのリセット
信号はＯＲゲート２９０９を作動させ、それによってＡ
ＮＤゲート２９１３がエネイブルされる。ケーブル２９
２０上のスタート・アドレスはＡＮＤゲート2913および
ＯＲゲート２９１２を通してＡＮＤゲート2905の１つの
入力に加えられる。ＡＮＤゲート２９０５の他の入力は
インバータ２９０６を介してエネイブルされ、これによ
ってスタート・アドレスはレジスタ２９０１中にロード
される。ポインタを進めることによりポインタは次のメ
モリ・アドレスの読み書きを行うことになる。ポインタ
が限界アドレスまで達すると、ポインタの値は最初の値
に戻る。ポインタの歩進は導線２９１６上に信号により
開始される。この信号はＯＲゲート２９０２を介してレ
ジスタ２９０１をエネイブルする。レジスタ２９０１中
にロードされるアドレスはメモリ・スペースの限界まで
達したか否かに依存する。未だ限界に達していない場合
には比較器２９０７が動作し、それによってＡＮＤゲー
ト２９１１およびＯＲゲート２９１２が動作する。ＯＲ
ゲート２９１２が動作すると、現在のアドレス＋１がＡ
ＮＤゲート２９０５およびＯＲゲート2904を介してレジ
スタ２９０１中にロードされる。限界に達していると、
比較器２９０８が動作する。これによりＯＲゲート２９
０９が動作し、前述の如く導線２９２０上のスタート・
アドレスがレジスタ２９０１中にロードされる。これに
より最初の値がロードされることになる。外部信号源か
らのロードは導線２９１７上の信号により開始される。
この信号はＯＲゲート２９０２を介してレジスタ２９０
１をエネイブルすると共にＡＮＤゲート２９０３をエネ
イブルし、インバータ２９０６を介してＡＮＤゲート２
９０５をディスエイブルする。ＡＮＤゲート２９０３が
エネイブルされると、ケーブル２９１８上の外部アドレ
スはＯＲゲート２９０４を介してレジスタ２９０１中に
加えられる。 受信インタフエース２７０１は第３０図に詳細に示され
ている。受信インタフエース２７０１は受信バッファ書
き込みポインタ３００１、一時ポインタ３００２、およ
びトランク・テスト・バッファ・ポインタ３００３を含
んでいる。これらポインタは第２９図で述べたポインタ
と類似しており、受信器１４０２が受信バッファ1501お
よびトランク・テスト・バッファ１５０２を読み出すこ
とを許容するのに使用される。データはケーブル2720に
よりバッファ２４０１から受信され、ケーブル3004を通
し、メモリ・インタフエース２７０２を介してメモリ１
４０１中に書き込まれる。メモリ・ロケーションはアド
レス・ケーブル３００６を介して指定される。このアド
レスは夫々のポインタ３００１，３００２または３００
３のＤＯ導線からのＯＲゲート３０１５およびＡＮＤゲ
ート３０１１を通して受信される。ＡＮＤゲート３００
９〜３０１１はケーブル３００４〜３００６を介してメ
モリ１４０１にデータ、書き込みインディケーション、
およびアドレスを送信する多入力ＡＮＤゲートである。
出力インタフエース２７０３、入力インタフエース２７
１３および送信インタフエース２７１１は受信インタフ
エース２７０１と設計が類似している。 交換機インタフエース１４１８は第３１図に更に詳細に
示されている。この回路はトランク・コントローラ１３
１と交換網１１６の間のインタフエースである。その主
たる機能はトランク・コントローラと中央プロセッサ１
１５の間の保守読み出し／書き込み機能を提供すること
である。これら保守機能は保守読み出しおよび書き込み
パケットを介して障害検出回路３１０８により提供され
る。保守情報は保守読み出しおよび保守書き込みパケッ
トを介して交換機インタフエース１４１８と中央プロセ
ッサの間で送信される。パケットは導線１３２を介して
入力制御装置３１０７に送信される。入力制御装置３１
０７はパケットの制御フィールドを読んで該パケットが
保守パケットであるか否かを決定する。パケットが保守
パケットでないと、該パケットは入力回路１４０６にシ
フトされる。パケットが保守パケットであると、該パケ
ットは保守制御装置３１０２にシフトされる。 保守制御装置３１０２は到来パケットの制御フィールド
を読み、該パケットが保守読み出しパケットであるか保
守書き込みパケットであるかを判定する。保守書き込み
パケットであると、パケットからの情報はレジスタ３１
０３を通して保守レジスタ３１０１に加えられる。この
操作は保守制御装置３１０２により制御される。次に保
守情報はレジスタ３１０３に返送され、情報が保守レジ
スタ３１０１中に正しく書き込み、記憶されたことを検
証するチェックとして中央プロセッサに返送される。パ
ケットが保守読み出しパケットであると、保守レジスタ
３１０１中に記憶された情報はレジスタ３１０３中に読
み込まれ、次いで中央プロセッサに送信させる。パケッ
トが中央プロセッサに返送される前に、パケットの発信
および着信フィールドは交換されねばならず、ＣＲＣコ
ードも再計算されねばならない。これら機能はパケット
・リフォーマッタ３１０４により実行される。 他の保守機能は障害検出回路３１０８およびケーブル３
１１０〜３１１３により実行される。ケーブル3110〜３
１１３は受信器１４０２、送信器１４０３、入力回路１
４０５および出力回路１４０５に夫々接続されている。
これらケーブルはメモリ・エラーまたは誤って受信され
たパケットの如き障害を障害検出回路３１０８に送信す
る。 入力回路１４０６は第３２図に詳細に示されている。こ
の回路は交換機インタフエース１４１８を介して交換機
１１６から交換機パケットを受信し、該パケットをメモ
リ１４０１の適当な部分に書き込む。入力回路1406はパ
ケット・リフォーマッタ３２０１および直並列変換器３
２０２より成る。到来パケットは導線３２０４上のデー
タ存在インディケーションと共に導線３２０３により交
換機インタフエース１４１８から受信される。パケット
・リフォーマッタ３２０１は到来パケットの制御フィー
ルドを読んでパケットの型を決定する。該パケットが書
き込みパケットであると、そのことが導線３２１２上の
信号により示される。パケットがテスト・パケットであ
ると、そのことが導線３２１０上の信号により示され
る。パケット・リフォーマッタ３２０１はまたメモリ書
き込みパケットのパケット長およびＣＲＣフィールドを
更新する。パケットのリフォーマットの完了後、パケッ
トは直並列変換器３２０２に加えられる。直並列変換器
３２０２はこの到来直列流をバイトに変換し、これらバ
イトのメモリへの転送を制御する。通常のデータ・パケ
ットの場合、データは導線２７４５上の信号を介して送
信バッファ１５０３中に書き込まれる。テスト・パケッ
トの場合、データは導線２７４６上の信号を介して交換
機テスト・バッファ１５０４中に書き込まれる。メモリ
書き込みパケットの場合、データはパケットそれ自身に
より指定されたメモリのロケーション中に書き込まれ
る。導線２７４７〜２７５２および導線２７６５は２つ
の一時ポインタの書き込みおよびセットを制御する。一
時ポインタ１は誤りが発見されたパケットを無効にする
のに使用され、一時ポインタ２はメモリ書き込みパケッ
トのデータ部分を指定されたメモリ・ロケーション中に
書き込むのに使用される。 パケット・リフォーマッタ３２０１は第３３図に詳細に
示されている。パケット・リフォーマッタ３２０１は二
重化されたＣＲＣ回路３３０１および３３０３、二重化
されたパケット・リフォーマット回路３３０２および３
３０４および比較器３３０５を含んでいる。二重化回路
が必要なのはＣＲＣコードがリフォーマット操作を行っ
ている期間中誤りを検出できないからである。到来パケ
ットは導線３２０３を介してパケット・リフォーマッタ
３２０１によって受信される。ＣＲＣ回路３３０１およ
び３３０３に到来パケットのＣＲＣフィールドをチェッ
クする。両方のＣＲＣ回路が誤りを検出すると、ANDゲ
ート３３０６によりパケットが誤って受信されたことを
示す信号が発生され、導線３２０６を介して交換器イン
タフエースに送信される。更に誤って受信されたパケッ
トは導線３２１１上に信号を加える。この信号は直並列
変換器３２０２にパケットを放棄させる。誤りの検出さ
れなかったパケットは次にパケット・リフォーマット回
路３３０２および３３０４によりリフォーマットされ
る。このリフォーマット過程は制御、パケット長および
ＣＲＣフィールドの更新を含んでいる。パケット・リフ
ォーマット回路３３０２および３３０４により実行され
るリフォーマットにおいて不一致が生じると、この不一
致は比較器３３０５により検出される。この不一致比較
器３３０５をして障害インディケーションを導線3205を
介して交換機インタフエース１４１８に送信させる。 パケット・リフォーマット回路３３０２は第３４図に詳
細に示されている。パケット・リフォーマット回路３３
０２はフォーマット制御装置３４０１、フォーマット長
回路３４０２およびフォーマットＣＲＣ回路3403を含ん
でいる。パケット・リフォーマット回路３３０２はメモ
リ書き込みパケットの制御、パケット長およびＣＲＣフ
ィールドのみを更新し、その他のパケットは変更を加え
ることなく通過させる。フォーマット制御装置３４０１
は導線３３０７を介してＣＲＣ回路３３０１からパケッ
トを受信する。信号はデータが導線３３０７上に存在す
ることを示すために導線３３０８上に加えられる。この
データ存在信号は導線３４０５を介してフォーマット・
パケット長回路３４０２に、そして導線3408を介してフ
ォーマットＣＲＣ回路３４０３に加えられる。フォーマ
ット制御装置３４０１は到来パケットの制フィールドを
調べる。このフィールドが（メモリ書き込みパケットで
あることを示す）“４”であると、フォーマット制御装
置３４０１は導線３２１２上に信号を加え、フォーマッ
ト・パケット長回路３４０２およびＣＲＣ回路３４０３
を活性化する。到来パケットがメモリ書き込みパケット
でないと、フォーマット制御装置３４０１はパケットを
シフトする。パケットがテスト・パケットであると、フ
ォーマット制御装置３４０１は導線３２１０に信号を加
え、その結果パケットは交換機テスト・バッファ１５０
４中に書き込まれる。フォーマット制御装置３４０１が
メモリ書き込みパケットを受信すると、フォーマット・
パケット長回路３４０２は導線３２１２からのメモリ書
き込みパケット信号に応動してパケット長フィールドに
一定長を挿入し、ＣＲＣ回路３４０３は新らしいＣＲＣ
を計算する。一定長はパケット長フィールドに書き込ま
れる。何故ならば交換機テスト・バッファ１５０４中に
書き込まれたメモリ書き込みパケットはデータを有して
おらずパケット・ヘッダ・フィールドのみを含んでお
り、従って同じ長さだからである。リフォーマットされ
たパケットは次に導線３２０８を介して直並列変換器３
２０２に送出される。 フォーマット制御装置３４０１が第３５図に詳細に示さ
れている。フォーマット制御装置３４０１は到来パケッ
トの制御フィールドを読む。到来パケットがメモリ書き
込みパケットであると、信号が導線３２１２上に加えら
れる。到来パケットが通常のデータ・パケット以外のも
のであると、信号が導線３２１０上に加えられる。パケ
ットは導線３３０７に加えられ、システム・クロック１
６１からのψクロック速度でレジスタ３５０１を通して
３５０２中にシフトされる。これによりレジスタ3501中
に制御フィールドが捕捉される。それと同時に、データ
存在信号はレジスタ３５０３中にシフト・インされる。
パケットの４８ビットがレジスタ３５０１および3502中
にシフト・インされると、レジスタ３５０１は制御フィ
ールド（ビット４０〜４８）を含むことになる。制御フ
ィールド中の値は導線３５１０を介して比較器3504およ
び３５０５に送信される。比較器３５０４および３５０
５は制御フィールドを読んでパケットの型を決定する。
制御フィールドが（メモリ書き込みパケットであること
を示す）“４”であると、比較器３５０４が動作し、Ａ
ＮＤゲート３５０８および３５１０を介して導線３２１
２に信号を加える。制御フィールドが“０”に等しくな
いと、比較器３５０５が動作し、ＡＮＤゲート３５０９
を介して導線３２１０に信号を加える。フリップ・フロ
ップ３５０６および７５０７はデータ信号およびデータ
存在信号がψ速度で移動することを保証する。 フォーマット・パケット長回路３４０２が第３６図に詳
細に示されている。フォーマット・パケット長回路３４
０２はメモリ書き込みパケットのパケット長フィールド
中に一定長を加える。その他のパケットはすべて何らの
作用も受けずに通過する。到来データおよびデータ存在
信号は導線３４０４および３４０５に到来する。到来パ
ケットがメモリ書き込みパケットでないと、データはフ
リップ・フロップ３６０１、ゲート３６０８および３６
０９、およびフリップ・フロップ３６０７を通過する。
データ存在信号はフリップ・フロップ３６０２および３
６１１を通してシフトされる。すべてのフリップ・フロ
ップはシステム・クロック１６１の制御の下でψクロッ
ク速度で動作する。到来パケットがメモリ書き込みパケ
ットであると、導線３６０５に信号が加えられる。この
メモリ書き込み信号はフリップ・フロップ３６０５をセ
ットする。フリップ・フロップ３６０５がセットされ、
パケットの最初のビットがフリップ・フロップ3601中に
シフトされるとき、フリップ・フロップ３６０４はセッ
トされ、定数“１８”がシフト・レジスタ３６０６から
ＡＮＤゲート３６１０およびＯＲゲート３６０９を通し
てパケットのパケット長フィールド中にシフト・インさ
れる。それと同時に、カウンタ３６０３がエネイブルさ
れる。カウンタ３６０３は“７”に達すると、フリップ
・フロップ３６０４はリセットされ、シフト・レジスタ
３６０６はシフトを停止する。パケットの残りの部分は
次にＡＮＤゲート３６０８およびＯＲゲート３６０９を
通してシフトされる。 フォーマットＣＲＣ回路が第３７図に詳細に示されてい
る。フォーマットＣＲＣ回路３４０３はメモリ書き込み
パケットのＣＲＣフィールドを再計算する。すべての他
のパケットは何らの作用も受けずに通過する。導線３４
０８上の到来データ存在信号は制御装置３７０４をして
カウンタ３７０３を活性化させる。カウンタ3703は到来
パケットのビットが導線３４０７上に現れ、フリップ・
フロップ３７０１、データ・セレクタ３７０６およびフ
リップ・フロップ３７０７を通過するとき計数を行う。
データが該回路を通過するとき、該データはまたＣＲＣ
回路３７０５（これは新らしいＣＲＣを計算する）に送
信される。カウンタ３７０３が１２８に達すると、制御
装置３７０４を信号を加え、ＣＲＣ回路３７０５をデイ
スエイブルする。これはパケットの最初の１２８ビット
がパケット・ヘッダを含んでおり、ＣＲＣ回路が計算し
なければならないパケットの唯一の部分がこのパケット
・ヘッダであるためである。ビット１２８の後のパケッ
トの残りの部分はデータを含んでいる。このデータはメ
モリ中に書き込まれ、パケットが送信されるときにはパ
ケット中には現れない。このようにデータは論理翻訳テ
ーブル１５０５に書き込まれるのでＣＲＣフィールドは
パケットのデータ部分に対しては計算されない。パケッ
トの終りがデータ・セレクタ３７０６から出て行くと
き、制御装置３７０４は再計算されたＣＲＣフィールド
をデータ・セレクタ３７０６を通してパケットの終りに
シフトして付加する。 直並列変換器３２０２は第３８図に詳細に示されてい
る。直並列変換器３２０２はバッファ３８０１およびア
ドレス制御インタフエース３８０２を含んでいる。バッ
ファ３８０１は導線３２０８上の到来直列情報を受信
し、該情報をバイトに変換し、該バイトをケーブル２７
４４を介してアドレス制御装置１４０４に送信する。ア
ドレス制御インタフエース３８０２はアドレス制御装置
1404に対し信号を送り、メモリ１４０１中のどこにデー
タを書き込むべきかを知らされる。この信号は導線２７
４５〜２７５２および導線２７６５を介して加えられ
る。 バッファ３８０１が第３９図に詳細に示されている。バ
ッファ３８０１は到来直列データをバイトに形成する。
更に、該バッファ３８０１はＣＲＣフィールドがバッフ
ァに入ったときアドレス制御インタフエース３８０２に
信号を加える。これはメモリ書き込みパケットにあって
はアドレス制御インタフエース３８０２がＣＲＣフィー
ルドを交換機テスト・バッファ１５０４中に書き込み、
パケットのデータ部分を異なるメモリ・ロケーション中
に書き込むために必要である。到来データおよびデータ
存在信号は導線３２０８および３２０９上に現れ、レジ
スタ３９０１および３９０２中にシフト・インされる。
レジスタ３９０３中にバイトが組立てられると、該バイ
トはレジスタ３９０４中にロードされ、ケーブル2744を
介してアドレス制御装置１４０４に送信される。導線３
８０５上の信号はアドレス制御インタフエース3802に対
しＣＲＣフィールドの送信準備が出来たことを知らせ
る。先に指摘した相異点を除き、バッファ３８０１の動
作はバッファ２４０１の動作と類似している。 アドレス制御インタフエース３８０２が第４０図に示さ
れている。アドレス制御インタフエース３８０２は第６
図に示すのと類似のパケットのメモリ１４０１中への書
き込みを許容する。パケットはデータ、メモリ読み出
し、あるいは交換機テスト・パケットのいずれであって
もよい。データ・パケットの場合、該パケットはメモリ
１４０１中の送信バッファ１５０３中に書き込まれる。
最初のバイトがバッファ３８０１中に入ると、導線3804
上に信号が加えられる。この信号により制御装置4028に
導線４０３０上に信号を加える。この信号はフリップ・
フロップ４０１３をセットし、ＡＮＤゲート４０１２の
出力に“１”を加える。制御装置４０２８は次に導線４
０３５上に信号を加える。これはバッファ書き込みコマ
ンドである。データ・パケットの場合、データは送信バ
ッファ１５０３中に書き込まれる。何故ならば導線４０
３５上の信号はＡＮＤゲート４０１６を作動させ、それ
によってＡＮＤゲート４０１７も作動する。ＡＮＤゲー
ト４０１７が作動すると、導線２７４５上に信号が加え
られる。この信号はアドレス制御装置１４０４に加えら
れ、それによってバッファ３８０１中に含まれているバ
イトはメモリ１４０１中の送信バッファ１５０３中に書
き込まれる。この操作はパケット全体がバッファ３８０
１から読み出され、送信バッファ１５０３中に書き込ま
れるまで継続される。各バイトがバッファ3801から送信
バッファ１５０３中に転送された後、制御装置４０２８
は確認信号を導線３８０３を介してバッファ３８０１に
送信する。テスト・パケットに対する操作は、該パケッ
トが送信バッファ１５０３でなく交換機テスト・バッフ
ァ１５０４中に書き込まれる点を除いて、データ・パケ
ットに対する場合と同様である。これに導線３２１０上
のテスト・パケット信号がフリップ・フロップ４００５
をセットすることにより実行される。フリップ・フロッ
プ４００５がセットされると、ＡＮＤゲート４０１７〜
４０２１はデイスエイブルされ、ＡＮＤゲート４０２３
〜４０２７はエネイブルされる。これにより交換機テス
ト・バッファ１５０４の書き込みが許容され、送信バッ
ファ１５０３の書き込みが禁止される。メモリ書き込み
パケットはパケット長、着信および発信トランク・コン
トローラ、制御、到着時刻、プロセッサ識別子、論理ア
ドレス、時刻スタンプおよびＣＲＣフィールドが交換機
テスト・バッファ１５０４中に書き込まれること；およ
びデータ・フィールドがパケットで指定された他のメモ
リ・ロケーション中に書き込まれることを要求する。こ
れを実行するため、制御装置４０２８はバッファのほと
んどを書き込んでいる期間中交換機テスト・バッファ１
５０４の書き込みを活性化する。これによりデータ・フ
ィールドまでの開始フィールドが導線２７４６を介して
交換機テスト・バッファ１５０４中に書き込まれる。パ
ケットのデータ部分が書き込まれるとき、制御装置４０
２８は交換機テスト・バッファ１５０４の書き込みをデ
ィスエイブルし、一時ポインタ２の書き込みをエネイブ
ルし、パケットのデータ部分を一時ポインタ２が導線２
７４７を介して示しているメモリのロケーション中に書
き込む。データ部分が書き込まれた後、制御装置４０２
８はＣＲＣフィールドを導線２７４６を介して交換機テ
スト・バッファ１５０４中に書き込む。 バッファ３８０１中に書き込まれたパケットが誤りを含
んでいるか、またはパケットが書き込まれているバッフ
ァがオーバフィルされると、そのパケットは破棄されね
ばらない。誤りを含むパケットは導線３２１１上の信号
により示される。送信バッファ１５０３の過負荷は導線
２７４３上の信号により示され、交換機テスト・バッフ
ァ１５０４のオーバロードは導線２７４２上の信号によ
り示される。パケットの破棄は書き込み操作の開始時点
において書き込みポインタに等しくセットされる一時ポ
インタ１により実行される。誤りが発見されるか、また
はバッファがオーバフィルとなると、書き込みポインタ
は導線２７４８または２７６５上の信号を介して一時ポ
インタに等しくセットされる。これにより書き込みポイ
ンタがパケットの書き込みを開始したときに書き込みポ
インタが位置していたロケーションのバック・アップが
とられる。次に書き込まれるパケットは誤りのあるパケ
ットの上に重ね書きされ、それによって誤りのあるパケ
ットは実効的に無効とされる。この一時ポインタは第３
０図に示す受信インタフエース２７０１に対する一時ポ
インタと類似している。書き込みポインタを一時ポイン
タ１の値に等しくすることは制御装置４０２８が導線４
０３６上に信号を加えることにより実行される。この動
作は各々の書き込み操作の終了時点で実行される。しか
し、パケットが放棄されない通常の書き込み操作期間
中、導線４０３６上の信号はＡＮＤゲート４０１０の他
方の入力がディスエイブルされているので何も行なわな
い。放棄信号が受信されると、フリップ・フロップ４０
１３は“０”にリセットされる。これによりＡＮＤゲー
ト４０１２はオフとされ、ＡＮＤゲート４０１６のディ
スエイブルにより送信および交換機テスト・バッファの
書き込みは共にディスエイブルされる。更にフリップ・
フロップ４０１３が“０”にリセットされると、ＡＮＤ
ゲート４０１０はエネイブルされ、これにより書き込み
ポインタは一時ポインタ１に等しくセットされ、それに
よってパケットは放棄される。 出力回路１４０５は第４１図に更に詳細に示されてい
る。出力回路１４０５はデータ・パケット、メモリ読み
出しおよび書き込みパケット、ならびに交換機テスト・
パケットをメモリ１４０１から読み出し、該パケットを
交換機インタフエース１４１８を介して交換網に送信す
る。出力回路１４０５は並直列変換器４１０１およびパ
ケット・リフォーマッタ４１０２を含む。並直列変換器
４１０１はアドレス制御装置１４０４を介し導線2732〜
２７３８を使用してメモリ１４０１からデータを読み出
す。データは並列に読み出され、ケーブル２７３１上に
現れる。パケットの型に応じて並直列変換器４１０１は
導線２７３２，２７３３，２７３５または２７３６上に
信号を加え、受信バッファ１５０１または交換機テスト
・バッファ１５０４の読み出しおよび一時ポインタのロ
ードを行う。データ、メモリ読み出しまたは書き込み、
および交換機テスト・パケットに対する操作は以下で述
べる。並直列変換器４１０１がメモリ１４０１を読み出
すとき、該変換器はデータを直列に変換し、該直列デー
タをパケット・リフォーマッタ４１０２に送信する。パ
ケット・リフォーマッタ４１０２は導線４１１５上のパ
ケットを受信し、パケットのＣＲＣフィールドをチェッ
クし、交換網に向って出て行くパケットに対する新らし
いＣＲＣフィールドを計算する。パケットの型に応じ
て、出力回路１４０５はまた発信トランク・コントロー
ラ、着信トランク・コントローラ、パケット長および制
御フィールドの如き幾つかのパケット・フィールドを更
新する。パケットがリフォーマットされた後、交換網イ
ンタフエース１４１８を介して導線４１１７で交換網に
伝送される。交換機インタフエース１４１８は導線４１
１４上に信号を加えることによりパケットの受信準備が
出来たことを示す。到来パケット中、またはパケット変
換期間中に誤りが見出されると、導線４１１９〜４１２
１の内の１本の上に信号が加えられ、交換機インタフエ
ース１４１８に伝送される。 並直列変換器４１０１はアドレス制御装置１４０４を介
してメモリ１４０１へのアクセスを許容する制御導線を
有している。受信バッファ１５０１へのアクセスは導線
２７３２を介して提供される。交換機テスト・バッファ
１５０４へのアクセスは導線２７３３を介して提供され
る。これらアクセス導線は制御のみを提供し、メモリ中
に含まれている情報はケーブル２７３１を介して出力回
路１４０５に転送される。メモリ１４０１へアクセスす
るためには導線２７６０上に信号が存在しなければなら
ない。この信号はアドレス制御装置１４０４中に含まれ
ているタイマ２７１４により提供される。出力回路１４
０５はまた導線２７３４〜２７３７を介して提供される
一時ポインタに対する制御導線を含んでいる。一時ポイ
ンタはメモリ読み出しおよびメモリ書き込みパケットに
より指定されるメモリ読み出し操作を実行するのに使用
される。 パケット・リフォーマッタ４１０２は導線４１１５を介
して並直列変換器４１０１から情報を受信する。該パケ
ット・リフォーマッタ４１０２は該情報を使用して交換
網に送信されるパケットを組立てる。この回路はまた到
来パケットのＣＲＣフィールドをチェックし、誤りが見
出されると誤りインディケーションを提供する。 出力回路１４０５により提供されるパケット変換が第４
２，４３、および４４図に示されている。並直列変換器
４１０１に加えられるパケットの構成は出力回路1405に
加えられるパケットと同じである。パケット・リフォー
マッタ４１０２中に加えられるパケットの構成は実際の
パケットではなく、実際のパケット変換の中間段階を示
すのに使用される。パケット・リフォーマッタ4102から
出て来るパケットの構成は出力回路１４０５から出て行
く実際のパケットである。 第４２図はデータ・パケット（“０”の制御フィール
ド）が受信バッファ１５０１から読み出されるとき生起
するパケット変換を示している。第４２図は出力回路１
４０５がデータ・パケットを読むときパケット中で生じ
る状態を示している。パケット４２０１は受信バッファ
１５０１から出て行くパケットである。並直列変換器４
１０１はアドレス制御装置１４０４から導線２７６０上
の許可信号と、導線２７３８上のデータ存在信号を受信
した後、該並直列変換器は受信バッファ１５０１を読む
準備が整う。これは並直列変換器４１０１が受信バッフ
ァ読み出し信号を導線２７３２を介してアドレス制御装
置１４０４に送信することにより実行される。この信号
はアドレス制御装置１４０４をしてメモリ１４０１中の
受信バッファ１５０１を読み出させ、データをケーブル
２７３１で並直列変換器４１０１に送信させる。このデ
ータは並列に現れ、直列ビット流に変換される。パケッ
トの論理アドレスが読み出されるとき、該アドレスは導
線２７３５〜２７３７上の信号を介して一時ポインタ中
にロードされる。このアドレスは論理変換テーブル１５
０５中の適当な内容にアクセスするのに使用され、該適
当な内容はパケット中に挿入され、並直列変換器４１０
１からパケット・リフォーマッタ４１０２に加えられ
る。この中間パケットのフォーマットが第４２図の４２
０２に示されている。 並直列変換器４１０１が受信バッファ１５０１の内容を
読み出し、新らしい論理アドレスを読み出した後、該変
換器４１０１は情報をパケット・リフォーマッタ4102に
送出する。パケット・リフォーマッタ４１０２は２つの
主要機能を実行する。即ち該リフォーマッタ４１０２は
到来情報のあるフィールドの順序を変更し、発信および
着信トランク・コントローラ番号を適当なフィールドに
配置し、論理チャネル翻訳テーブル情報を論理アドレス
・フィールド中に加える。更にパケット・リフォーマッ
タ４１０２は到来情報のＣＲＣフィールドをチェック
し、新らしいパケット長とＣＲＣフィールドを計算す
る。その結果実際のパケット４２０３が得られる。 第４３図はメモリ読み出し（“３”なる制御フィール
ド）またはメモリ書き込み（“４”なる制御フィール
ド）操作期間中に生じるパケット変換を示す。この操作
は次の述べる点を除いてデータ・パケット（第４２図）
の読み出し操作と類似している。その相異点とはメモリ
読み出し、またはメモリ書き込みのとき、データはメモ
リ読み出しまたはメモリ書き込みパケットで指定される
メモリ・ロケーションから読み出され、該データは外に
出て行くメモリ読み出しまたはメモリ書き込みパケット
中に加えられることである。それと同時に、パケットの
残りの部分は交換機テスト・バッファ１５０４から読み
出される。パケット４３０１は交換機テスト・バッファ
1504中に存在するパケットである。アドレス・フィール
ドはパケット中に加えられるデータのメモリ・ロケーシ
ョンである。計数フィールドは読み出されるバイト数で
ある。パケットは導線２７３３上の信号の制御の下で交
換機テスト・バッファ１５０４から読み出される。アド
レス・フィールド４３０４がバッファから読み出される
とき、その値はまた一時ポインタにセーブされる。これ
は第４２図に対して前述したように導線４２０９および
4210上の信号を介して実行される。計数フィールド４３
０５が読み出された後、一時ポインタはメモリ１４０１
から情報を読み出すのに使用される。この情報は次にデ
ータ・フィールド中に加えられる。パケット・リフォー
マッタ４１０２はパケット長、着信および発信トランク
・コントローラ・フィールドを更新し、新らしいＣＲＣ
フィールドを再計算する。これにより実際のパケット43
03が形成される。 交換機テスト・パケット（“５”または“６”なる制御
フィールド）に対するパケット変換は第４４図に示され
ている。交換機テスト・パケット変換の場合、着信トラ
ンク制御フィールドを更新する必要がある。これはトラ
ンク制御１フィールドまたはトランク制御２フィールド
中のデータを使用することにより実行される。第１のホ
ップ交換機テスト・パケット（“５”なる制御フィール
ド）に対してはトランク制御１フィールドが使用され
る。第２のホップ交換機テスト・パケット（“６”なる
制御フィールド）に対してはトランク制御２フィールド
が使用される。 並直列変換器４１０１が第４５図に詳細に示されてい
る。この回路はアドレス制御インタフエース４５０１お
よびバッファ４５０２を含んでいる。到来パケットはケ
ーブル２７３１を介してアドレス制御インタフエース４
５０１およびバッファ４５０２の両方に送信される。 アドレス制御インタフエース４５０１は導線２７３８お
よび２７４０上のデータ存在信号を介して受信バッファ
１５０１または交換機テスト・バッファ１５０４中のデ
ータの存在を知らされる。アドレス制御インタフエース
４５０１は次にパケットのバッファ４５０２への転送を
制御し、該バッファ４５０２は並直列変換を実行する。
アドレス制御インタフエース４５０１はまた一時ポイン
タを使用して論理チャネル翻訳テーブルの記載事項およ
びメモリ読み出しならびにメモリ書き込みパケットのデ
ータ・フィールドの読み出しを制御する。 アドレス制御インタフエース４５０１は第４６図に詳細
に示されている。アドレス制御インタフエース4501は受
信バッファ１５０１または交換機テスト・バッファ１５
０４からバッファ４５０２中へのパケットの転送を制御
する。パケットの転送はケーブル２７３１で行なわれ
る。アドレス制御装置４５０１はまた一時ポインタを適
当にロードするために読み出されているパケットの制御
フィールドをデコードし、何時パケットが全部読み出さ
れるかを決定するために読み出されているパケットのパ
ケット長を読み出す。アドレス制御装置１４０４は導線
２７３８上に信号を加えることにより受信バッファ１５
０１中にデータが存在することを示す。該制御装置１４
０４はまた導線２７４０上に信号を加えることにより交
換機テスト・バッファ１５０４中にデータが存在するこ
とを示す。アドレス制御インタフエース４５０１はこの
データ存在信号に応動して導線２７３２または2733上に
信号を加え、受信バッファ１５０１または交換機テスト
・バッファ１５０４を適当に読み出す。更にアドレス制
御装置１４０４からのデータ存在信号は制御装置４６０
２をしてカウンタ４６０４を始動させる。カウンタ４６
０４は各バイトがケーブル２７３１から受信されるとき
計数を行う。この計数は到来パケットの制御およびパケ
ット長フィールドが何時ケーブル２７３１上に現われる
かを決定するために必要である。 メモリ読み出しまたはメモリ書き込みパケット（“３”
または“４”なる制御フィールド）の読み出しは第４３
図のパケット４３０１を参照することにより説明され
る。制御装置４６０２は導線２７４０上の“交換機テス
ト・バッファ信号中にデータが存在することを示す信
号”を受信し、前述の如く交換機テスト・バッファ１５
０４の読み出しを開始する。パケット長フィールドがケ
ーブル２７３１上に現れると、該フィールドはカウンタ
4603中に記憶される。カウンタ４６０３はカウント・ダ
ウンを開始し、カウンタ４６０３が０に達するとパケッ
トは完全に読み出されたことになる。制御フィールドが
ケーブル２７３１上に現れると、該制御フィールドはデ
コーダ４６０１によりデコードされる。制御フィールド
がデコードされると、該フィールドはフリップ・フロッ
プ４６０５および４６０６中に記憶される。アドレス制
御インタフエース４５０１は交換機テスト・バッファ15
04からのパケットの読み出しを継続する。アドレス・フ
ィールドがケーブル２７３１上に現れると、このアドレ
スは制御装置４６０２が導線２７３５および２７３６上
に信号を加えることにより一時ポインタ中にロードされ
る。計数フィールドがケーブル２７３１上に現れると、
該フィールドはカウンタ４６０３中にロードされる。カ
ウンタ４６０３は次にアドレス・フィールドで指定され
たメモリ・ロケーションから読み出されているデータ・
バイト数を計数する。このデータは次にパケットの終り
に配置され、中間パケット４３０２が形成される。 バッファ４５０２は第４７図に更に詳細に示されてい
る。バッファ４５０２は実際の並直列変換を実行する。
ケーブル２７３１上のバイトの存在は導線４５０４上の
アドレス制御インタフエース４５０１からの信号により
示される。ロード信号は導線４５０３により提供され
る。このロード信号はケーブル２７３１上の最初のバイ
トを入力レジスタ４７０１中にロードする。制御装置47
03は次にバイトをシフト・レジスタ４７０２中にロード
する。シフト・レジスタ４７０２は次にバイトを直列形
態で導線４２１５上にシフト・アウトする。このシフト
は導線４７０６上の制御装置４７０３からの信号により
活性化される。制御装置４７０３はまたカウンタ４７０
４の計数を開始させる。カウンタ４７０４はビットを計
数し、バイトがシフト・レジスタ４７０２から完全にシ
フト・アウトされる時点を指示する。シフト・レジスタ
４７０２の内容が直列にシフト・アウトされている期間
中、ケーブル２７３１上の次のバイトは入力レジスタ４
７０１中にロードされる。入力レジスタ４７０１はシフ
ト・レジスタ４７０２中のデータが完全にシフト・アウ
トされるまでこのバイトをバッファ記憶する。シフト・
レジスタ４７０２中のデータが完全にシフト・アウトさ
れた後、制御装置４７０３はレジスタ４７０１の内容を
導線４７０５上の信号を介してシフト・レジスタ4702に
通過させる。制御装置４７０３は次にカウンタ4704をリ
セットし、導線４５０５を介して確認信号をアドレス制
御インタフエース４５０１に返送する。バッファ４５０
２は導線４１１４により交換機インタフエース１４１８
から連続的なレディ・インディケーションを受信してい
る。交換機インタフエース１４１８が過負荷となり、パ
ケットを受信出来なくなると、該インタフエース１４１
８はこのレディ信号を取除く。この状態が生じると、レ
ディ信号が再び現れるまでデータはシフト・レジスタ４
７０２からはシフト・アウトされない。 パケット・リフォーマッタ４１０２が第４８図に更に詳
細に示されている。パケット・リフォーマッタ4102はパ
ケット・リフォーマット回路４８０１および4802ならび
に比較器４８０３を含んでいる。パケットリフォーマッ
タの二重化は前に説明した如くハードウェア障害を検出
するために必要である。リフォーマッテイングにおいて
誤りが検出されると、比較器４８０３は誤りを検出し、
導線４１２１に信号を加える。この誤り信号は交換機イ
ンタフエース１４１８を介して中央プロセッサに送信さ
れる。到来パケットのＣＲＣチェックが、パケットが誤
って受信されたことを示すと、導線４１１９上に信号が
加えられる。論理チャネル翻訳テーブルの内容をチェッ
クした結果誤りが見出されると、導線４１２０上に信号
が加えられる。いずれの信号も交換機インタフエース１
４１８に送信される。 パケット・リフォーマット回路４８０１は第４９図に更
に詳細に示されている。パケット・リフォーマット回路
４８０１は２つの基本機能を実行する。即ち該回路４８
０１は到来パケットのＣＲＣフィールドをチェックし、
誤りの報告を行い、受信したパケットの型に応じてある
フィールドのリフォーマットを行う。誤りはＣＲＣチェ
ック回路４９０５により報告される。該ＣＲＣチェック
回路の４９０５は到来パケットのＣＲＣフィールドおよ
び論理チャネル翻訳テーブル・エントリのチェック・フ
ィールドをチェックする。到来パケットが誤りを含んで
いると、前述の如く導線４１１９または４１２０上の信
号を介して報告される。この操作は受信したパケットの
型に関係なく同一である。 パケット・リフォーマット回路４８０１をパケット４２
０２と類似した通常のパケット（制御フィールドは
“０”）を取扱う場合に関して述べる。到来パケットは
導線４１１５上のパケット・リフォーマット回路4801に
よって受信され、直列にレジスタ４９０１中にシフトさ
れる。ビットはシステム・クロック１６１の制御の下で
連続流としてパケット・リフォーマット回路４８０１中
を通過する。タイミング発生器４９０４は各ビットがレ
ジスタ４９０１のどこにいるかを追尾する。これにより
制御装置４９０３はデータ・セレクタ４９０２を介して
シフト・レジスタ４９０１中の種々のエリアにアクセス
することが出来、種々のフィールドは適当なリフォーマ
ット回路４９０６〜４９０８またはデコーダ４９０９に
シフト・インされる。制御およびＰＩＤフィールドがシ
フト・レジスタ４９０１の正しい位置にあるとき、制御
装置４９０３はこれらフィールドをデコーダ４９０９中
にシフトする。デコーダ４９０９はこれらフィールドを
デコードし、デコードされた値を制御装置４９０３に送
信する。２５６ビットがレジスタ４９０１中にシフトさ
れた後、現在はレジスタ４９０１中に記憶されているパ
ケット長フィールドはデータ・セレクタ４９０２により
選択され、導線４９１２を介してデータ・セレクタ４９
１０に送信される。この場合、パケット長フィールドは
変化せず、従って直接出力に加えられる。論理チャネル
翻訳テーブル・エントリ・フィールド中に位置するＤＴ
Ｃフィールドは次にデータ・セレクタ４９０２を介して
レジスタ４９０１からシフト・アウトされ、データ・セ
レクタ４９１０に送信される。次に考察すべきフィール
ドはＳＴＣフィールドである。このフィールドの値はフ
ォーマットＳＴＣ回路４９０６に加えられる。制御装置
４９０３はＳＴＣ回路４９０６をしてこの値をデータ・
セレクタ４９１０中にシフト・インさせる。制御、到着
時刻、およびパケット識別子フィールドは次にデータ・
セレクタ４９０２により選択され、制御装置4903の制御
の下でデータ・セレクタ４９１０にシフトされる。新ら
しい論理アドレスはレジスタ４９０１中に含まれている
論理チャネル翻訳テーブル・エントリ・フィールドから
除去されねばならない。これを実行するため、制御装置
４９０３はデータ・セレクタ４９０２にこのフィールド
を選択させ、新しい論理アドレスをデータ・セレクタ４
９１０に送信する。各フィールドがデータ・セレクタ４
９１０に送信されるとき、制御装置４０９３はデータ・
セレクタ４９１０に（現在パケット全体を構成してい
る）これらフィールドをフォーマットＣＲＣ回路４９１
１に送信させる。フォーマットＣＲＣ回路4911はパケッ
トがシフトされているとき新らしいＣＲＣフィールドを
再計算する。パケット全体がフォーマットＣＲＣ回路４
９１１を通してシフトされると、フォーマットＣＲＣ回
路４９１１は更新されたフィールドに基づいて新らしい
ＣＲＣフィールドを計算し、新らしいＣＲＣフィールド
をパケットの終りに付加する。リフォーマットされたパ
ケットは次に導線４１１７を介して交換機インタフエー
ス１４１８に送信される。制御装置４９０３は導線４１
１８上に要求されたデータが存在することを示す信号を
発生する。 送信器１４０３は第５０図に更に詳細に示されている。
送信器１４０３はアドレス制御装置１４０４を介してメ
モリ１４０１からデータを読み出し、該データをトラン
ク・パケットに変換する。該トランク・パケットは次の
トランク・コントローラまたは終端電話局の集線装置に
送信される。送信器１４０３は並直列変換器５００１、
パケット・リフォーマッタ５００２およびフラグならび
にビット・スタッフ回路５００３を含んでいる。送信器
１４０３は導線２７５６および２７５８を介してアドレ
ス制御装置１４０４から送信バッファ中にデータが存在
することを示す信号およびトランク・テスト・バッファ
中にデータが存在することを示す信号を受信する。受信
器１４０３が導線２７６６上の信号を受信するとき、送
信器１４０３は導線２７５４に信号を加えることにより
メモリ１４０１中の送信バッファ１５０３の内容を読み
出す。この信号によりアドレス制御装置１４０４は送信
バッファ１５０３からデータを読み出し、該データをケ
ーブル２７５５を介して送信器１４０３に送出する。同
様に、送信器１４０３は導線２７５３に信号を加えるこ
とによりメモリ１４０１中のトランク・テスト・バッフ
ァ１５０２からデータを読み出す。データが送信バッフ
ァ１５０３またはトランク・テスト・バッファ１５０２
から読み出された後、データは並直列変換され、導線５
０１３を介してパケット・リフォーマッタ５００２に送
出される。パケット・リフォーマッタ５００２は導線５
０１５上に信号を加えることによりデータ受信の準備が
出来たことを示す。パケット・リフォーマッタ５００２
は時刻スタンプ・フィールドを埋め、フロー制御の変更
を表わすため必要に応じてＰＩＤフィールドを更新す
る。フロー制御情報はケーブル５０１２を介して交換機
位置インタフエース１４１８から受信される。更に、パ
ケット・リフォーマッタ５００２は到来パケットのＣＲ
Ｃフィールドをチェックして誤りが無いかどうか調べ、
付加された情報に基づいて新しいＣＲＣフィールドを再
計算する。パケット・リフォーマッタ５００２はパケッ
トを導線５０１６を介してフラグおよびビット・スタッ
フ回路５００３に加える。フラグおよびビット・スタッ
フ回路５００３は外に出て行くパケットの初めと終りに
フラグ・パターンを付加し、５つの１の系列の後に０を
スタッフする。フラグおよびビット・スタッフ回路５０
０３は次に1.544Mb/sの速度で導線５０１９を介してト
ランクにトランク・パケットを送信する。 パケット・リフォーマッタ５００２は第５１図に更に詳
細に示されている。パケット・リフォーマッタ5002はＣ
ＲＣ回路５１０１および５１０４、パケット・リフォー
マット回路５１０２および５１０５および比較器５１０
３を含んでいる。この回路は先に説明したようにハード
ウェア誤りを検出するべく二重化されたＣＲＣおよびパ
ケット・リフォーマット回路を含んでいる。誤りが検出
されると、導線５０２１に信号が加えられる。 パケット・リフォーマット回路５１０２は第５２図に更
に詳細に示されている。この回路は時刻スタンプ・フィ
ールド、ＰＩＤフィールドおよびＣＲＣフィールドを更
新する。フォーマット時刻スタンプ回路５２０１は既に
到着時刻フィールド中に含まれている到着時刻と、フォ
ーマット時刻スタンプ回路５２０１により保持されてい
る現在の時刻の差を計算することによりパケットの時刻
スタンプ・フィールドを更新する。この計算は受信器１
４０２に対する説明のところで述べた。フォーマット時
刻スタンプ回路５２０１はまたパケットからヘッダ情報
を取り除き、該パケットを交換機パケットからトランク
・パケットに変換する。ＰＩＤ回路５２０２は交換機イ
ンタフエース１４１８中に保持されている現在のフロー
制御に基づいてＰＩＤフィールドを更新する。フロー制
御情報はケーブル５０１２を介してＰＩＤ回路5202に加
えられる。ＣＲＣ回路５２０３は更新された時刻スタン
プおよびＰＩＤフィールド、ならびに他のパケット・フ
ィールドを使用して新らしいＣＲＣフィールドを再計算
する。パケット・リフォーマッタ５２０２がすべての必
要なフィールドを更新すると、パケットはフラグおよび
ビット・スタッフ回路５００３に加えられる。 フォーマット時刻スタンプ回路５２０１は第５３図に詳
細に示されている。フォーマット時刻スタンプ回路５２
０１は到着時刻フィールドから到来パケットの到着時刻
を読み出し、到着時刻と現在の時刻の差を計算し、この
差を時刻スタンプ・フィールドに加える。フォーマット
時刻スタンプ回路５２０１はまた到来パケットからフィ
ールドを除去し、交換機パケットからトランク・パケッ
トに変換する。現在の時刻は導線５０１０および５０１
１上の外部タイミング信号を介して制御されているカウ
ンタ５３０２により保持されている。最初のデータ存在
信号が導線５１０７で受信されると、該信号は制御装置
５３０３に送信され、該制御装置５３０３はカウンタ５
３０２の内容をシフト・レジスタ５３０１中に書き込
む。導線５１０７上の信号はまた制御装置５３０３をし
てカウンタ５３１２を始動させる。カウンタ5312は何時
種々のフィールドが導線５１０６上に存在するかを決定
するためにデータ存在信号が導線５１０７により加えら
れる毎に計数を行う。パケットの到着時刻フィールドが
導線５１０６上に存在するとき、制御装置5303は到着時
刻を直列加算器５３０４にシフトさせ、それと同時にシ
フト・レジスタ５３０１中に以前に記憶されていた現在
の時刻は直列加算器５３０４にシフトされる。直列加算
器５３０４は現在の時刻を到着時刻フィールドに加算
し、その和をシフト・レジスタ５３０５に加える。到着
時刻は負の数として符号化されているので、この計算に
より現在の時刻と到着時刻の差が得られる。カウンタ５
３１２が、到来パケットの時刻スタンプ・フィールドが
導線５１０６上に存在することを示すとき、制御装置５
３０３は時刻スタンプ・フィールドを直列加算器５３０
６にシフトさせ、それと同時に、制御装置5303はシフト
・レジスタ５３０５の内容を直列加算器5306に送信させ
る。直列加算器は次にこれらの数値を加算し、その和を
到来パケットの時刻スタンプ・フィールド中に加え、そ
れによって時刻スタンプ・フィールドを更新する。パケ
ットを交換機パケットからトランク・パケットに変換す
るためにパケットから取除かねばならないフィールドは
次のようにして取除かれる。制御装置５３０３は取り除
くべきフィールドが導線５１０６上に存在するときＡＮ
Ｄゲート５３１０上の信号を除去する。これにより取除
くべきフィールドが導線５１０６上に存在するビット時
間中導線５２０５からデータ存在信号が取除かれる。こ
のデータ存在信号の除去により以下の回路はデータ存在
信号が取除かれたビット時間期間や導線5204上に存在す
るデータを無視する。 第５４図はシステム・クロック１６１からのクロック速
度を示している。Ψクロック速度は到来データが受信器
１４０２に入って来る速度である。ψ速度はデータが受
信器１４０２から出て、トランク・コントローラ131中
の種々の回路を通過し、交換網に送られる速度である。
θ速度はアドレス制御装置１４０４によりデータがメモ
リ１４０１とやりとりされる速度である。 前述の実施例は単に本発明の原理を説明するものであ
り、当業者にあっては本発明の精神および範囲を逸脱す
ることなく他の装置を考案し得ることに注意されたい。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−147854（ＪＰ，Ａ) 米国特許4284976（ＵＳ，Ａ) ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏ ｎ Ｃｏｍｐｕｔｅｒ Ｖｏｌ．Ｃ−28、 10，Ｐ．699〜703 ”Ｂｉｎａｒｙ Ｒｏ ｕｔｉｎｇ Ｎｅｔｗｏｒｋ" Ｃｏｍｐｕｔｅｒ Ｖｏｌ．14，Ｎｏ. 12（1982年12月，米）ＩＥＥＥ Ｐ．12〜 27 ”Ａ Ｓｕｒｖｅｙ ｏｆ Ｉｎｔｅ ｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏｒ ｋ" Ｃｏｍｐｕｔｅｒ Ｖｏｌ．14，Ｎｏ. 12（1982年12月，米）ＩＥＥＥ Ｐ．65〜 76 ”Ｔｈｅ Ｍｕｌｔｓｔａｇｅ Ｃｕ ｂｅ ： Ａ Ｖｅｒｓａｔｉｌｅ Ｉｎ ｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｎｅｔｗｏ ｒｋ"

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数の伝送リンク（例えば、１１８，１２
   ２）からの複数個のメッセージに対するパケットであっ
   てその各々が複数個のビット信号からなるパケットを交
   換する高速パケット交換システムにおいて、 該システムは複数個の相互接続されたパケット交換ノー
   ドを有するパケット交換網（例えば１１６）と、前記伝
   送リンクの各々を前記パケット交換ノードの１つに各々
   接続する複数個の分散コントローラ（例えば１３０，１
   ３１）を含み、 該分散コントローラは、前記リンクの前記１本を介して
   送信される前記メッセージの１つのパケットを複数個の
   前記交換ノードを通して前記コントローラの内の他のも
   のに向かわせることを制御する翻訳情報を記憶するメモ
   リ手段（例えば、１４０１）と、 該メモリ手段中に記憶された翻訳情報を前記メッセージ
   の内の前記１つの前記パケットと連結して複数個のアド
   レス・ビットを発生する手段（例えば１４０５）とを含
   み、 前記交換ノードの前記１つ（例えば５００−１５）が、 複数個の入力導線と複数個の出力導線と、 前記入力導線の内の１本からの前記複数個のアドレス・
   ビットの内の予め定められた数のビットに応動して前記
   入力導線の内の前記１本からの前記メッセージの内の前
   記１つの受信されたパケットを前記予め定められた数の
   アドレス・ビットによって規定される前記出力導線の内
   の１本へと経路づけすると共に次段交換ノード（例えば
   ５０１−１５）における前記受信されたパケットの経路
   づけのために前記複数個のアドレス・ビット中の前記予
   め定められた数のアドレス・ビットを再配置している手
   段（例えば、１１００−１１０４，１１０６，１１０
   ７）と、 前記出力導線の内の１本への経路づけに先立って前記受
   信されたパケットを系列的に順次記憶するバッファ手段
   （例えば、１１０３）とを含み、 前記制御手段は、出力導体の前記１つに接続されている
   前記次段交換ノードがパケットを受信する用意がされて
   いることを示すパケット通信可能信号の受信にに応動し
   て、前記バッファ手段での前記受信されたパケットを更
   に記憶していくことなく前記受信されたパケットの前記
   バッファ手段において現在記憶されている及びその後に
   記憶される系列を直ちに出力導体の前記１つへと経路化
   している高速パケット交換システム。
2. 【請求項２】請求の範囲第１項記載のシステムにおい
   て、前記複数個の伝送リンクはディジタル伝送リンクよ
   り成り； 前記予め定められた数の前記アドレス・ビットは前記複
   数個のアドレス・ビット中の上位アドレス・ビットより
   成り； 前記アドレス・ビットの再配置を行う手段は前記上位ビ
   ットを前記複数個のアドレス・ビット中のより下位のビ
   ット位置に再配置し、前記複数個のアドレス・ビット中
   のより下位のビットを上位ビット位置に再配置すること
   を特徴とする高速パケット交換システム。
3. 【請求項３】複数個のディジタル伝送リンクからの複数
   個のメッセージの複数ビット系列のパケットを交換する
   高速パケット交換システムにおいて、該システムは； 複数個の相互接続されたパケット交換ノードより成るパ
   ケット交換網（例えば、１１６）と； 前記伝送リンクの各々を前記交換ノードの１つに接続す
   る複数個の分散コントローラ（例えば、１３０，１３
   １）を含み、該分散コントローラは； 前記リンクの前記１つを介して伝送された前記メッセー
   ジの１つのパケットを前記複数個の交換ノードを通して
   前記コントローラの別のものに向かわせることを制御す
   る翻訳情報を記憶するメモリ手段（例えば、１４０１）
   と； 前記メモリ手段中に記憶された翻訳情報を前記メッセー
   ジの１つのパケットと連結して複数個のアドレス・ビッ
   トを発生する手段（例えば、１４０５）とを含み； 前記交換ノードの前記１つは： 前記受信されたパケットのビット系列を順次記憶するバ
   ッファ手段（例えば、１１０３）と； 次段交換ノードがパケットを受信する用意がされている
   ことを示すパケット通信可信号の受信に応動して前記受
   信されたパケットのその時記憶されているビット信号及
   びその後に記憶されるビット系列を更に前記交換網を通
   して前記次段交換ノードへ経路指定する前記アドレス・
   ビットにより制御される手段（例えば、１１０４，１１
   ０５，１１０７）であって、その時記憶されているビッ
   ト系列が１ビット乃至パケット全体のビット系列である
   ところの該制御される手段（例えば、１１０４，１１０
   ５，１１０７）とを含むことを特徴とする高速パケット
   交換システム。
4. 【請求項４】請求の範囲第３項記載のシステムにおい
   て、前記交換ノードの内の前記１つは更に； 前記受信されたパケットの前記記憶されたビット信号を
   更に前記交換網を通して経路指定するに当り前記複数個
   のアドレス・ビットの内の予め定められた数のビットを
   再配置する手段（例えば、１１０６）を含むことを特徴
   とする高速パケット交換システム。
5. 【請求項５】請求の範囲第４項記載のシステムにおい
   て、 前記交換ノードの内の前記１つは更に前記アドレス・ビ
   ットにより規定される出力導線と； 前記交換ノードの別のものに接続されている規定された
   出力導線（例えば、５１６）を含み、該交換ノード
   は、： 前記パケットのビット信号を可変的に記憶するバッファ
   手段（例えば１１０３）と； 前記パケットの１つを受信する容量を現在有する前記他
   のノードの前記バッファ手段に応動して前記パケット通
   信可信号を送信する手段（例えば、１００７）を含むこ
   とを特徴とする高速パケット交換システム。