CN1333538C - 一种射频拉远模块中时钟信号的数字锁相方法 - Google Patents
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Abstract
本发明涉及一种宽带码分多址(WCDMA)系统的射频拉远模块中时钟信号的数字锁相方法，该方法以时钟信号的数字锁相技术为核心，利用现场可编程门阵列(FPGA)实现数字锁相，其中以全球定位系统(GPS)接收机产生的1周期/秒(1PPS)方波信号或光传输物理接口模块提取的基站时钟30.7MHz方波信号分频后产生的1周期/秒信号做基准，通过数字锁相技术动态调整OCXO输出频率，以获得长期稳定的高精度时钟信号，从而为射频拉远模块中的其他单板提供高精度的同步时钟。
Description
技术领域
本发明涉及一种宽带码分多址(WCDMA)系统内所用时钟的数字锁相方法，尤其涉及WCDMA系统中的射频拉远模块中时钟信号的数字锁相方法。
背景技术
射频拉远模块是3G通信系统中重要的组成部分，为附属于基站(NODE B)的一个通信模块。射频拉远模块主要功能是完成盲区覆盖，减少基站的数量，该模块可以将数据通过光纤送到所依附的上级基站，该模块与基站的关系如附图1所示。
在3G通信中往往会需要非常苛刻的时钟精度，例如要求误差范围为小于10-8的高精度时钟。在现有技术的压控晶振(OCXO)可以在短期内输出较高精度的时钟信号，但长时期的时钟信号精度满足不了3G通信系统要求。在射频拉远模块上单独使用OCXO作为时钟源时，为了与上一级基站实现同步通信，就需要采取有效的方法以动态调整OCXO输出的时钟频率，使时钟信号达到预期精度，并能够长期稳定在系统需要的精度范围之内。
发明内容
本发明的目的就是提供一种射频拉远模块中时钟信号的数字锁相方法，该方法解决了OCXO长时期精度不好的缺陷，并实现射频拉远模块与上一级基站通信的同步。
本发明方法以时钟信号的数字锁相技术为核心，该方法利用现场可编程门阵列(FPGA)实现数字锁相，其中以全球定位系统(GPS)接收机产生的1周期/秒(1PPS)方波信号或光传输物理接口模块提取的基站时钟30.7MHz方波信号做基准，通过数字锁相技术动态调整OCXO输出频率，以获得长期稳定的高精度时钟信号，从而为射频拉远模块中的其他单板提供高精度的同步时钟。
本发明射频拉远模块中时钟信号的数字锁相方法利用的装置由以下几部分组成，GPS星卡、GPS天线及馈线、光传输物理接口模块(PHY)、FPGA模块、CPU模块、数字/模拟转换器(DAC)、OCXO模块。本发明方法所使用装置的结构技术方案参见图2。该装置中各个模块的功能如下：天线及馈线，用于接收来自GPS卫星的信号。GPS星卡，用于接收GPS卫星广播的数据，恢复出1PPS数字方波信号并送到FPGA中作为一种时钟数字锁相的基准信号。光传输物理接口模块(PHY)，该模块从来自上级基站的光传输信号中提取基站时钟信号的30.72MHz方波信号，将该方波信号传送给FPGA作为时钟锁相的基准信号。CPU模块，用于通过RS232接口配置GPS星卡的工作模式，读取星历信息、捕捉卫星的数量等参数。FPGA模块，用于以GPS的1PPS方波信号作为采样步长基准，以预定的采样步长对OCXO的输出时钟计数，为CPU提供配置寄存器和计数结果寄存器。CPU模块，用于配置FPGA中寄存器的参数，并把FPGA中的OCXO方波的实际计数值与理论计数值之差经过数字量化处理、滤波后输出到数模转换器(DAC)，其中对计数差值数字量化的过程主要是在控制电压范围内，将控制电压等分成若干等分，每一等分的电压值越小对OCXO的控制越微小，调节越精密。数模转换器(DAC)，完成并行数字信号到模拟电压的转化，将CPU输出的量化电压值转换成模拟电压送到OCXO的控制端，校正OCXO的输出频率。经过校正后，使OCXO时钟信号的输出频率始终保持在3G系统要求的精度(Δf/f)范围之内。OCXO模块，用于输出模拟正弦波，在CPU控制下，输出稳定的工作时钟频率，可以通过改变压控端电压微调输出频率。
本发明的一种射频拉远模块中时钟信号的数字锁相方法，包括步骤：
步骤一，压控晶振(OCXO)产生10MHz的正弦波信号，经过功率分配和模拟/数字转换后，形成10MHz的方波信号作为本地时钟信号；
步骤二，选择参考基准信号，以GPS星卡输出的1PPS方波信号作为采样步长的参考基准，或者以光传输物理接口模块(PHY)提取的30.72MHz信号经过FPGA内设置的分频器被分频成的1PPS方波信号作为采样步长的参考基准；
步骤三，设置采样步长，该采样步长为一个48秒时间段，在该时间段内利用PFGA内设置的计数器对输入FPGA的本地时钟的方波信号进行计数，48秒采样步长等同于1PPS方波信号的48个方波期间，在此期间计数器计数的理论值应当为4.8×108，即48秒内理论上应当输入到FPGA共4.8×108个本地时钟(OCXO)信号方波；
步骤四，设置射频拉远模块中本地时钟信号误差上限，一旦本地时钟信号的误差超过此上限，则进行数字锁相，恢复时钟信号精度，以本地时钟信号10MHz和48秒采样步长计算，系统所要求的时钟信号精确度为10-8，则一个采样步长周期内本地时钟信号实际计数误差上限为4.8个时钟信号方波，该理论计数值与计数误差上限数值被存储在CPU内的存储器中；
步骤五，以FPGA内所设置计数器在48个1PPS方波时间段内对10MHz的本地时钟方波信号进行计数，每个48秒采样步长期间，计数器计数的起始时间为第一个1PPS方波的上升沿，计数器计数的终止时间为第四十九个1PPS方波的上升沿，FPGA每输入一个本地时钟信号(OCXO)方波，FPGA内计数器计数一次，在一个采样步长结束后，FPGA以中断方式通知CPU从FPGA计数器读取该采样步长期间计数器的实际计数值；
步骤六，CPU计算实际计数值与理论计数值之间的误差，一旦判断计数值误差小于等于4，则OCXO继续保持当前状态；
步骤七，一旦步骤六的判断实际计数值与理论计数值之间误差大于4，将该误差数值进行量化，输出给DAC模块；
步骤八，DAC模块将量化的误差信号转换为模拟控制电压，输出到OCXO的电压控制端，调节OCXO的输出正弦波频率；
上述步骤五至步骤八重复执行，直到判断本地时钟信号误差率不超过误差上限。
根据本发明的上述方法，其特征在于步骤七中进一步判断实际计数值与理论计数值之间的误差是否大于48，如果大于48则在步骤八中对OCXO的电压控制端施加30mV的控制电压，快速调节本地时钟频率。
根据本发明的上述方法，其特征在于步骤七中进一步判断实际计数值与理论计数值之间的误差是否大于48，如果小于等于48则在步骤八中对OCXO的电压控制端施加15mV的控制电压，精细地调节本地时钟频率。
利用本发明的方法，可以克服现有技术中OCXO经过长期工作后，由于晶振老化和温度漂移产生的时钟信号频率误差，从而实现射频拉远模块内本地时钟信号符合3G系统所要求的10-8时钟精度，并使本地时钟长期稳定在该精度范围内，以便射频拉远模块实现与上级基站之间的同步。
附图说明
图1为3G系统中射频拉远模块在系统中的位置示意图；
图2为本发明方法所采用的射频拉远模块结构示意图；
图3为本发明方法所采用主要步骤的流程图；
图4为采用本发明方法的情况下，本地时钟OCXO的工作状态图。
具体实施方式
下面结合附图对本发明作进一步说明。
图1为射频拉远模块在3G系统中位置示意图，图3为本发明方法的基本步骤的流程图。图2为3G系统中射频拉远模块结构示意图，图2中OCXO为射频拉远模块上的压控晶振，作为模块上的本地时钟信号源使用，具体地使用输出频率为10MHz的压控晶振。该OCXO压控晶振输出为正弦波，该信号经过功分器进行分配后输出给模拟转差分模块，将正弦波信号转换为10MHz频率的方波信号，传输给FPGA模块。GPS星卡利用所接收的GPS信号恢复出每秒一周期(1PPS)的方波信号，输出给FPGA模块。光传输物理接口模块PHY从来自上级基站的光信号中提取作为时钟信号基准的30.72MHz方波信号。
在图2所示的射频拉远模块中，在对本地时钟OCXO进行初始校准时，首先使用GPS星卡输出的1PPS方波信号作为基准。FPGA接收到来自GPS星卡的1PPS信号后，以第一个1PPS方波信号的上升沿起动FPGA内设置的计数器对10MHz的本地时钟方波信号进行计数，FPGA每检测到本地时钟信号的一个方波则计数一次，在经历48秒的采样步长后，在第四十九个1PPS方波信号的上升沿终止计数器计数，此时计数器内所统计的本地时钟方波的数量为实际计数值。理论上，在48秒的采样步长内，10MHz频率的本地时钟信号应当输出4.8×108个方波，也就是说，该采样步长期间理论计数值应当为4.8×108。如果要求本地时钟信号的误差率不超过10-8，则实际计数值与理论计数值之间的差不应当超过4.8。由于计数器的计算精度只计算到个位，如果实际计数值与理论计数值之间的差值小于等于4则判断为本地时钟信号精度满足误差率要求，如果实际计数值与理论计数值之间的差值大于等于5，则判断本地时钟信号精度没有民族误差率要求，需要对本地时钟进行调节。在一个采样步长结束时，FPGA以中断方式通知CPU读取实际计数值；CPU以实际计数值和理论计数值进行计算，并判断本地时钟误差率是否满足精度要求。如果判断不满足精度要求，则将实际计数值与理论计数值之间的差值进行量化并输出该量化值输出给数/模转换器DAC，经过数模转换，形成电压控制信号，输出到压控晶振的电压控制端口，调节压控晶振的频率。而后，FPGA执行下一个采样步长的计数过程，在判断经过调节的本地时钟信号满足精度要求后，保持本地时钟信号的振荡频率，如果还没有满足精度要求，则对压控晶振进行调节，直至满足精度要求，完成初始校准。
完成初始校准后，在射频拉远模块正常工作过程中，可以采用GPS星卡输出的1PPS信号作为本地时钟的基准参考，也可以选择来自光传输物理接口模块(PHY)从光信号中提取的30.72MHz方波信号作为本地时钟的基准参考。
在图2所示的射频拉远模块中，在本地时钟OCXO经过初始校准并满足后，当使用来自PHY模块的30.72MHz作为对本地时钟进行校准的参考时间时，首先需要在FPGA内设置一个分频器，将30.72MHz的方波信号分频成为每秒一次的方波信号，即分频形成1PPS方波信号。随后在48秒的采样步长期间对OXCO方波信号计数的步骤均与利用GPS星卡信号的校准过程相同，在此不再重复描述。
图4为本地时钟的工作状态图。参照图4，本地时钟经过加电预热(POWER UP/WARMUP)后，通常工作在自由振荡状态(FREE RUNNING)。由于本发明的方法可以在射频拉远模块工作过程中可以选择来自GPS星卡的1PPS信号作为对本地时钟进行校准的基准信号源，也可以采用光传输物理接口模块(PHY)所提取的30.72MHz信号经过分频后产生的1PPS信号作为基准信号源，因此在对本地时钟信号进行精度调节时首先需要选择基准信号源以便将所选择的基准信号源切换到给FPGA，图4所示工作状态图中表示了基准切换状态(REFERENCE SWITCH)。
在实际的时钟校准过程中，一般如果本地时钟频率误差大于10-7则被认为误差太大，需要对本地时钟频率进行较大调节，本地时钟频率误差大于10-7则对应于在48秒的采样步长期间的实际计数值与理论计数值的差值大于48，在应用本发明的上述方法时，在步骤七判断实际计数值与理论计数值之间的误差大于4后，还应当进一步判断该误差是否大于48，如果大于48则被认为此时本地时钟频率的误差已经大于10-7，这时在步骤八对压控晶振的电压控制端子施加较大的电压控制信号，具体为30mV的控制电压，此种状态在图4中标记为快捕获状态(FAST CAPTURE)，可以加快压控晶振频率的调节。
使用本发明，如果本地时钟频率误差小于等于10-7而大于10-8则被认为误差较小，此时在步骤七中判断实际计数值与理论计数值大于4后，还应当进一步判断该误差是否小于等于48，如果计数误差小于等于48，就意味着需要对本地时钟频率进行较小调节，这时可以对压控晶振的电压控制端子施加较小的电压控制信号，具体为15mV的控制电压，此种状态在图4中被标记为慢捕获状态(SLOW CAPTURE)，在慢捕获状态下精细地调节压控晶振的频率。当利用本发明的方法将本地时钟信号精度调节得符合3G系统所要求的精度高于10-8时，本地时钟进入图4所示的频率和相位锁定状态(FREQ.AND PHASE LOCKED)，即相当于在本发明方法的步骤六判断实际计数值与理论计数值之间的误差小于4，这时不对压控晶振施加调节电压控制信号。在本地时钟进入锁定状态后，就意味着不需要对压控晶振进行调节控制，这时进入保持状态(HOLDOVER)。在保持状态下，射频拉远模块仍然需要定期检查本地时钟的精度，也就是计算一个采样步长期间的FPGA所接收的本地时钟10MHz方波信号的实际计数值，一旦发现时钟频率误差超过3G的精度要求范围则继续调节压控晶振，即重新进入快捕获或慢捕获状态。
本发明的上述实施例仅仅为说明本发明的方法，本发明保护范围由权利要求书所限定。
Claims (3)
1.一种射频拉远模块中时钟信号的数字锁相方法，包括步骤：
步骤一，压控晶振OCXO产生10MHz的正弦波信号，经过功率分配和模拟/数字转换后，形成10MHz的方波信号作为本地时钟信号；
步骤二，选择参考基准信号，以全球定位系统GPS星卡输出的1PPS方波信号作为采样步长的参考基准，或者以光传输物理接口模块PHY提取的30.72MHz信号经过现场可编程门阵列FPGA内设置的分频器被分频成的1PPS方波信号作为采样步长的参考基准；
步骤三，设置采样步长，该采样步长为一个48秒时间段，在该时间段内利用现场可编程门阵列FPGA内设置的计数器对输入现场可编程门阵列FPGA的本地时钟的方波信号进行计数，48秒采样步长等同于1PPS方波信号的48个方波期间，在此期间计数器计数的理论值应当为4.8×108，即48秒内理论上应当输入到FPGA共4.8×108个本地时钟信号方波；
步骤四，设置射频拉远模块中本地时钟信号误差上限，一旦本地时钟信号的误差超过此上限，则进行数字锁相，恢复时钟信号精度，以本地时钟信号10MHz和48秒采样步长计算，系统所要求的时钟信号精确度为10-8，则一个采样步长周期内本地时钟信号实际计数误差上限为4.8个时钟信号方波，该理论计数值与计数误差上限数值被存储在CPU内的存储器中；
步骤五，以现场可编程门阵列FPGA内所设置计数器在48个1PPS方波时间段内对10MHz的本地时钟方波信号进行计数，每个48秒采样步长期间，计数器计数的起始时间为第一个1PPS方波的上升沿，计数器计数的终止时间为第四十九个1PPS方波的上升沿，现场可编程门阵列FPGA每输入一个本地时钟信号方波，现场可编程门阵列FPGA内计数器计数一次，在一个采样步长结束后，现场可编程门阵列FPGA以中断方式通知CPU从现场可编程门阵列FPGA计数器读取该采样步长期间计数器的实际计数值；
步骤六，CPU计算实际计数值与理论计数值之间的误差，一旦判断计数值误差小于等于4，则压控晶振OCXO继续保持当前状态；
步骤七，一旦步骤六的判断实际计数值与理论计数值之间误差大于4，将该误差数值进行量化，输出给数字/模拟转换器DAC；
步骤八，数字/模拟转换器DAC将量化的误差信号转换为模拟控制电压，输出到压控晶振OCXO的电压控制端，调节压控晶振OCXO的输出正弦波频率；
上述步骤五至步骤八重复执行，直到步骤六判断本地时钟信号误差率不超过误差上限。
2.根据权利要求1所述的方法，其特征在于步骤七中进一步判断实际计数值与理论计数值之间的误差是否大于48，如果大于48则在步骤八中对压控晶振OCXO的电压控制端施加30mV的控制电压，快速调节本地时钟频率。
3.根据权利要求1所述的方法，其特征在于步骤七中进一步判断实际计数值与理论计数值之间的误差是否大于48，如果小于等于48则在步骤八中对压控晶振OCXO的电压控制端施加15mV的控制电压，精细地调节本地时钟频率。
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Address after: 430205 Hubei city of Wuhan province Jiangxia Hidden Dragon Island Tan lake two Road No. 1 Patentee after: CITIC Mobile Communication Technology Co., Ltd Address before: 430073 Hubei province Wuhan Dongxin East Lake high tech Development Zone, Road No. 5 Patentee before: Wuhan Hongxin Telecommunication Technologies Co.,Ltd. |
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Address after: 430205 No.1 tanhu 2nd Road, Canglong Island, Jiangxia District, Wuhan City, Hubei Province Patentee after: CITIC Mobile Communication Technology Co.,Ltd. Address before: 430205 No.1 tanhu 2nd Road, Canglong Island, Jiangxia District, Wuhan City, Hubei Province Patentee before: CITIC Mobile Communication Technology Co., Ltd |