CN111954295B - 考虑时间和精度的tdd-lte设备的同步保持方法及系统 - Google Patents

Abstract

本发明提供一种TDD‑LTE设备的同步保持方法及系统，方法包括在能接收到GPS信号的情况下，CPLD记录每个秒脉冲信号，并获取校准值存储；同时，时钟芯片依据参考时钟信号对秒脉冲信号进行校准同步，输出第一同步秒脉冲信号；在接收不到GPS信号的情况下，处理器依据预设策略，从时钟芯片获取第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步；其中，通过空口同步方式获取第二同步秒脉冲信号；CPLD依据其记录的最后一个秒脉冲信号以及校准值，输出第三同步秒脉冲信号。实现在无GPS信号的情况下同样能够保证设备的同步。

Description

考虑时间和精度的TDD-LTE设备的同步保持方法及系统

本案是以申请号为201711372820.3，申请日为2017年12月19日，名称为《一种TDD-LTE设备的同步保持方法及系统》的专利申请为母案的分案申请。

技术领域

本发明涉及TDD-LTE网络运用领域，具体说的是一种考虑时间和精度的TDD-LTE设备的同步保持方法及系统。

背景技术

随着4G网络迅速发展，特别是中国移动对TDD-LTE网络的大力发展，使得TDD-LTE制式延伸出许多相关的新产品，比如TDD-LTE的定位产品、TDD-LTE的围栏产品、TDD-LTE的应急通信车、帧码基站等。

TDD-LTE网络要求基站与基站之间要同步，基站与终端之间也要同步。TD-LTE是TDD系统，若基站间时间不同步，会导致上下行交叉时隙干扰，严重影响网络性能，因此基站间必须同步。同步分为时间同步和时钟同步，时钟同步主要是指地面时钟同步和射频载波同步。TDD-LTE网络即要频率同步又要时间同步，TDD-LTE的时间同步主要是指物理层的OFDM符号对齐，SFN对齐以及上下行切换对齐。

目前的同步技术主要有四种：第一种是基于TDM的，主要有PDH/SDH/SONET，这种方式主要用于时钟同步；第二种是基于PTN的，主要有同步以太、TOP、1588v2，同步以太和TOP只能做频率同步，而1588v2如果授时精度够高的情况下能即做频率同步又做时间同步；第三种是基于全球定位系统，主要指的是GPS或者北斗，目前这种方式做时间同步的精度是最高的，大量运用于TDD-LTE的网络系统中；第四种是空口同步，主要针对TDD-LTE系统的，基站可以接收邻区的空口信号，解析出SFN和SF，根据SFN和SF做同步，如图1的同步源基站与GPS同步，基站1和基站2就是利用空口信号与同步源基站同步，这种方式也称之为sniffer模式。

目前TDD-LTE的相关产品做同步主要依靠GPS同步和sniffer同步，如图2所示，图中处理器左侧就是GPS同步，处理器右侧就是sniffer空口同步。而像围栏产品、定位产品以及应急通信车，经常会出入一些环境比较复杂的地方，可能设备会接收不到GPS信号或者邻区的下行信号，这样就没办法利用GPS或者sniffer进行同步，系统就没办法正常的运行，此时就需要一款可以替代GPS或者sniffer来产生1pps脉冲或者SFN指示来维持设备的正常运行。

发明内容

本发明所要解决的技术问题是：提供一种TDD-LTE设备的同步保持方法及系统，实现在无GPS信号的情况下同样能够保证设备的同步。

为了解决上述技术问题，本发明采用的技术方案为：

一种TDD-LTE设备的同步保持方法，包括：

在能接收到GPS信号的情况下，将依据GPS信号产生的秒脉冲信号分别发送至时钟芯片和CPLD；CPLD记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；同时，时钟芯片依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

在接收不到GPS信号的情况下，处理器依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步；

其中，通过获取邻区的空口信号同步得到触发信号，然后CPLD依据其存储的所述校准值对所述触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；

其中，所述CPLD依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号。

本发明提供的另一个技术方案为：

一种TDD-LTE设备的同步保持系统，包括：

时钟芯片，用于接收依据GPS信号产生的秒脉冲信号；以及依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

CPLD，用于接收依据GPS信号产生的秒脉冲信号；以及记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；以及依据其存储的所述校准值对通过获取邻区的空口信号同步得到的触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；以及依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号；

处理器，用于在接收不到GPS信号的情况下，依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步。

本发明的有益效果在于：本发明的时钟芯片能基于GPS信号产生的秒脉冲信号进行校准同步输出与其同步的第一同步秒脉冲；同时，还将通过CPLD在能获取邻区空口信号的情况下利用空口同步获取第二同步秒脉冲，在无法获取邻区空口信号的情况下，利用自身计数器获取第三同步秒脉冲。能够实现设备在接收不到GPS信号的特定场景下，能够依据预设的策略，灵活的选取第一同步秒脉冲或第二同步秒脉冲或第三同步秒脉冲进行同步，保证设备的正常运行，且还能够保证同步的精度。

附图说明

图1为现有技术的空口同步原理示意图；

图2为现有技术的TDD-LTE设备同步过程的信息交互示意图；

图3为本发明的TDD-LTE设备的同步保持方法的流程示意图；

图4为本发明实施例一的TDD-LTE设备的同步保持方法的流程示意图；

图5为本发明实施例一中时钟芯片实现第一1PPS输出的信号交互示意图；

图6为本发明实施例一中CPLD获取校准值以及基于校准值进行同步维持的信号交互示意图；

图7为本发明实施例三中通过时钟芯片实现秒脉冲输出的结构组成以及信号交互示意图；

图8为本发明实施例三中CPLD实现秒脉冲输出的结构组成以及信号交互示意图；

图9为本发明实施例三中保持切换动作的流程示意图。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

本发明最关键的构思在于：基于GPS信号产生的秒脉冲信号，通过时钟芯片获取第一同步秒脉冲信号，通过CPLD获取第二同步秒脉冲信号和第三同步秒脉冲信号，供设备在接收不到GPS信号时能灵活的选择其一用于保持精准的同步。

本发明涉及的技术术语解释:

请参照图3，本发明提供一种TDD-LTE设备的同步保持方法，包括：

在能接收到GPS信号的情况下，将依据GPS信号产生的秒脉冲信号分别发送至时钟芯片和CPLD；CPLD记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；同时，时钟芯片依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

在接收不到GPS信号的情况下，处理器依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步；

其中，通过获取邻区的空口信号同步得到触发信号，然后CPLD依据其存储的所述校准值对所述触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；

其中，所述CPLD依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号。

从上述描述可知，本发明的有益效果在于：本发明基于通过时钟芯片，通过时钟芯片产生第一同步秒脉冲信号，通过CPLD产生第二同步秒脉冲信号和第三同步秒脉冲信号。设备在接收不到GPS信号时，能够依据预设的策略，获取第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号用于保持设备同步，且能保证精准同步，以维持设备的正常运行。

进一步的，所述预设策略为：

在能获取到邻区的空口信号的情况下，通过获取所述第二同步秒脉冲信号进行同步；

在获取不到邻区的空口信号的情况下，优先通过获取所述第一同步秒脉冲信号进行同步；在也无法获取到所述第一同步秒脉冲信号时，再通过获取所述第三同步秒脉冲信号进行同步。

由上述描述可知，综合考量了同步精度GPS同步＞空口同步＞时钟芯片同步＞CPLD计数同步；实现同步信号输出所需时长GPS同步＜空口同步＜CPLD计数同步＜时钟芯片同步，制定了上述同步策略，能够在保证设备及时获取同步信号的同时，又能确保具备较高的同步精度。

进一步的，所述时钟芯片依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号，具体为：

时钟芯片接收所述秒脉冲信号和恒温晶振输出的参考时钟信号；

时钟芯片以所述参考时钟信号为参考，通过不断训练所述秒脉冲信号来调整自身的数字锁相环，使其输出与所述秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号。

由上述描述可知，基于GPS信号产生的高稳定度的秒脉冲信号以及高精度低抖动的参考时钟信号来训练芯片，保证其能持续较长时间的输出与GPS信号的秒脉冲频率和相位均同步的高精度的第一同步秒脉冲信号，为后期选取用于替代GPS同步或空口同步做设备同步做准备。

进一步的，所述CPLD记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储，具体为：

CPLD将恒温晶振输出的参考时钟信号作为主时钟，通过所述主时钟记录接收到的每个秒脉冲信号之间的计数值，并记录每个秒脉冲信号的相位位置；

在校准时间到达后，获取所述计数值存储至FLASH中作为校准值。

由上述描述可知，CPLD能基于高精度的GPS信号获取的秒脉冲信号，使用高精度低抖动的参考时钟信号作为计数器的时钟源，通过记录接收到的各个秒脉冲信号之间的计数值，获取校准值用于后期的同步保持；以确保后期据此获取的第二同步秒脉冲以及第三同步秒脉冲能尽可能的与GPS信号的秒脉冲信号达到同步，从而提高后期同步保持的精度。

进一步的，还包括：

GPS模块接收GPS信号后产生秒脉冲信号和世界时钟信号；

GPS模块发送所述世界时钟信号至处理器；

处理器记录接收到的所述世界时钟信号；

在接收不到GPS信号的情况下，处理器依据其记录的世界时钟信号，通过参考时钟信号计算并维持世界时钟信号；

处理器依据所获取的第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号，以及计算得到的世界时钟信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，直至GPS信号恢复。

由上述描述可知，还将同时计算并维持已丢失的世界时钟信号的输出，能够实现设备在接收不到GPS信号的情况下，同样能获取世界时钟信号以及秒脉冲信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，以保证设备的正常运作。

进一步的，所述通过获取邻区的空口信号同步得到触发信号，具体为：

设备接收邻区的下行空口信号；

设备通过物理层依据所述下行空口信号解析得到SFN和SF，并通过中断产生一个与所述SFN相对应的触发脉冲；发送与所述SFN相对应的触发脉冲至CPLD。

由上述描述可知，能够基于邻区的空口信号，进行空口同步，获取触发脉冲，实现CPLD能够依据触发脉冲输出第三同步秒脉冲。

本发明提供的另一个技术方案为：

一种TDD-LTE设备的同步保持系统，包括：

时钟芯片，用于接收依据GPS信号产生的秒脉冲信号；以及依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

CPLD，用于接收依据GPS信号产生的秒脉冲信号；以及记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；以及依据其存储的所述校准值对通过获取邻区的空口信号同步得到的触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；以及依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号；

处理器，用于在接收不到GPS信号的情况下，依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步。

从上述描述可知，本发明的有益效果在于：通过提供一种TDD-LTE设备的同步保持系统，利用其中的时钟芯片获取第一同步秒脉冲信号、CPLD获取第二同步秒脉冲信号和第三同步秒脉冲信号；在设备接收不到GPS同步信号时，能通过处理器依据预设策略灵活地从时钟芯片或CPLD获取同步秒秒冲信号实现设备的同步，维持设备正常运行，且同步精度高。

进一步的，所述预设策略为：

在能获取到邻区的空口信号的情况下，通过获取所述第二同步秒脉冲信号进行同步；

在获取不到邻区的空口信号的情况下，优先通过获取所述第一同步秒脉冲信号进行同步；在也无法获取到所述第一同步秒脉冲信号时，再通过获取所述第三同步秒脉冲信号进行同步。

进一步的，所述时钟芯片包括：

第一接收电路，用于接收所述秒脉冲信号和恒温晶振输出的参考时钟信号，以及接收恒温晶振输出的参考时钟信号；

锁相环电路，用于以所述参考时钟信号为参考，通过不断训练所述秒脉冲信号来调整自身的数字锁相环，使其输出与所述秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号。

进一步的，所述CPLD包括：

第二接收电路，用于接收所述秒脉冲信号和恒温晶振输出的参考时钟信号，以及接收恒温晶振输出的参考时钟信号；

记录单元，用于将恒温晶振输出的参考时钟信号作为主时钟，通过所述主时钟记录接收到的每个秒脉冲信号之间的计数值，并记录每个秒脉冲信号的相位位置；

校准值获取单元，用于在校准时间到达后，获取所述计数值存储至FLASH中作为校准值。

进一步的，所述CPLD还包括：

同步信号获取单元，用于CPLD依据其记录的最后一个秒脉冲信号的相位位置，以及从FLASH中获取的校准值输出与GPS模块的秒脉冲信号对齐的第三同步秒脉冲。

进一步的，所述系统还包括：

GPS模块，用于接收GPS信号后产生秒脉冲信号和世界时钟信号；以及发送所述世界时钟信号至处理器；

处理器，用于记录接收到的所述世界时钟信号；以及在接收不到GPS信号的情况下，处理器依据其记录的世界时钟信号，通过参考时钟信号计算并维持世界时钟信号；以及依据所获取的第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号，以及计算得到的世界时钟信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，直至GPS信号恢复。

进一步的，所述系统还包括：

空口同步单元，用于接收邻区的下行空口信号；

设备通过物理层依据所述下行空口信号解析得到SFN和SF，并通过中断产生一个与所述SFN相对应的触发脉冲；发送与所述SFN相对应的触发脉冲至CPLD。

实施例一

请参照图3-图6，本实施例提供一种TDD-LTE设备的同步保持方法，能够保证像围栏产品、定位产品以及应急通信车等TDD-LTE设备，在出入一些复杂环境，如进入山洞、隧道、地下车库等GPS信号环境相对较差的地方，设备不会由于接收不到GPS信号或者邻区的下行信号，而没办法利用GPS或者sniffer进行同步，从而导致系统没办法正常的运行。保证设备仍然能获取较高精度的同步信号实现设备的同步，维持设备正常工作。

本实施例的方法基于TDD-LTE设备内设置有GPS模块、时钟芯片、CPLD、微处理器(如ARM(STM32)，简称M3)以及高精度晶振(OCXO，如10M恒温晶振)实现。

具体的，请参阅图4，所述方法可以包括以下步骤：

S1：预设同步策略。能够依据需求自定义地设置，实现依据具体情况自动或手动切换同步方式，尽可能的满足用户实际需求。具体用于在接收不到GPS信号的情况下，处理器据其从时钟芯片或者CPLD中获取同步秒脉冲来维持设备的同步。

可以综合考量同步精度：GPS同步＞空口同步＞时钟芯片同步＞CPLD计数同步；实现同步信号输出所需时长：GPS同步＜空口同步＜CPLD计数同步＜时钟芯片同步，来制定同步策略。

可选的，所述同步策略为：

当设备接收不到GPS信号时，

在能获取到邻区的空口信号的情况下，通过从CPLD获取第二同步秒脉冲信号进行同步；

在获取不到邻区的空口信号的情况下，优先通过从时钟芯片获取第一同步秒脉冲信号进行同步；

在既获取不到邻区的空口信号，又无法从时钟芯片获取到第一同步秒脉冲信号时(时钟芯片还未能成功输出第一同步秒脉冲信号)时，通过从CPLD获取第三同步秒脉冲信号进行同步。

可知，当设备接收不到GPS信号时，首先考虑同步精度最高的空口同步，方式，若无法实现空口同步，再进行时钟同步；若时钟同步也无法实行，则通过CPLD依据自身计数器实现同步。

上述同步策略能保证设备及时获取同步信号的同时，又能确保具备较高的同步精度。

S2：在能够正常接收到GPS信号的情况下，GPS模块将依据GPS信号产生的秒脉冲信号(1PPS)和世界时钟信号(UTC)，并将其分别发送至时钟芯片和CPLD；

当设备能够接收到GPS信号时，设备首先进行GPS同步，GPS模块输出的1PPS除了要送给设备的物理层做同步以外，还要分一路送给时钟保持芯片和CPLD做1PPS保持和时钟保持。

S3：CPLD在接收到GPS模块持续发送过来的1PPS后，记录每个1PPS的相位位置；同时，记录接收到的各个1PPS之间的计数值来获取校准值，存储每个1PPS的相位位置以及校准值；

具体的，请参阅图6，CPLD获取校准值的过程为：

每次设备上电后，CPLD接收GPS模块的秒脉冲或者通过TDD-LTE系统的TRIG(如40ms)脉冲，高精度10M恒温晶振倍频到100M，作为系统的主时钟，通过该时钟记录接收到的每个1PPS的count(计数值)，并把count值保存到CPLD的RAM1(第一存储器)里面；然后等待校准时间到达后，微处理器主动读取RAM1(count send to flash)里面的值，并把这些值存到FLASH里面，等待下一次设备启动时作为同步保持的校准值。

上述过程CPLD用来做算法，ARM用来控制CPLD、把CPLD的count存到FLASH里面，把FLASH的count值写回CPLD，GPS用来产生1PPS，10M恒温晶振用来做计数器的时钟源。

S4：时钟芯片在接收到GPS模块持续发送过来的1PPS后，依据高精度晶振提供的高精度低抖动的参考时钟信号对GPS的秒脉冲信号进行校准同步，输出与该秒脉冲信号对齐的第一同步秒脉冲信号；

具体的，请参阅图5，时钟芯片输出第一同步秒脉冲信号的过程可以包括以下：

S41：时钟芯片接收所述秒脉冲信号和恒温晶振输出的稳定的参考时钟信号(如10MHz)；

S42：时钟芯片以所述参考时钟信号为参考，通过不断训练GPS的秒脉冲信号(1PPS)来调整自身的数字锁相环，使其输出与该秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号(第一1PPS)。

具体的，S42中，时钟芯片内置有一个数字锁相环电路(PLL)，能够对接收到的1PPS进行上变频，并且降低外部参考相关的输入时钟抖动和相位抖动，可降低至300飞秒。在此时钟芯片以10M晶振为参考，通过不断训练1PPS来调整自身的数字锁相环，并且驱动频率鉴相器，实现相位调整，锁定相位，输出与GPS信号的1PPS对齐(相位相同、频率相同)的第一1PPS。

时钟芯片能够保持第一1PPS信号的输出，并会保持之前精准的10MHz输出，以便后续无GPS信号时被处理器获取用于设备同步。

优选的，所述时钟芯片采用AD9548芯片作为主芯片。由于对晶振的稳定度和用于同步的秒脉冲的时间精度要求比较高，10M晶振优选采用精度高的恒温晶振。

AD9548从接收到GPS信号到时钟保持这个过程时间较长，大概要十五分钟到二十分钟，但是一旦AD9548时钟锁定，那么它的保持时间是比较长的，一般在3us的精度内保持时间可以达到3个小时以上，对于突发情况需要进入隧道或者地下室作业，这个时间是足够长的。

S5：在设备接收不到GPS信号时，处理器依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号(第一1PPS)进行同步，或者从CPLD获取第二同步秒脉冲信号(第二1PPS)进行同步，或者从CPLD获取第三同步秒脉冲信号(第三1PPS)进行同步。具体策略见S1。

其中的第二1PPS是基于空口同步获取的。具体通过获取邻区的空口信号同步得到触发信号，然后CPLD依据其存储的所述校准值对所述触发信号进行校准同步，实现输出与GPS的秒脉冲信号对齐的第二同步秒脉冲信号(第二1PPS)。

其中的第三1PPS是基于CPLD的计数器获取的。具体通过CPLD依据其记录的最后一个秒脉冲信号，以及所述校准值，实现输出与GPS的秒脉冲信号对齐的第三同步秒脉冲信号。

上述获取秒脉冲信号的方式，都要基于CPLD存储的校验值以及恒温晶振输出的稳定的参考时钟信号实现。

针对上述基于空口同步获取第二1PPS的过程，可以包括：

1、设备接收邻区基站的下行空口信号；

2、设备通过物理层依据所述下行空口信号解析得到SFN和SF，并通过中断产生一个与所述SFN相对应的触发脉冲(如40ms脉冲)；发送该触发脉冲至CPLD；

3、CPLD通过高精度的恒温晶振记录40ms的运行轨迹，并通过25个的40ms时间间隔和SFN信息模拟GPS模块产生一个1PPS信息(即模拟出与GPS输出的1PPS同步的第二1PPS)。

当基站设备进入无GPS信号又无法空口同步的环境中，CPLD输出的第二1PPS信号就可以为设备提供同步信号。

针对上述基于CPLD的计数器获取第三1PPS的过程，可以包括：

CPLD依据其记录的最后一个秒脉冲信号的相位位置，以及从FLASH中获取的校准值输出与GPS模块的秒脉冲信号对齐的第三同步秒脉冲。

具体的，请同时参阅图6，对应上述步骤S3获取校验值的内容，CPLD利用自身计数器保持同步的过程可以包括：

每次设备上电后，等待CPLD和M3(微处理器)启动完成；M3主动读取FLASH里面的校准值，并把该校准值写入CPLD的RAM2(count from flash，即第二存储器)；CPLD根据该校准值做同步保持产生一1PPS。

如果设备开机够接收到GPS的秒脉冲，那么CPLD输出该秒脉冲，当GPS信号丢失后，CPLD依据其记录的每个1PPS的相位位置中最后一个1PPS的相位位置，并且通过播放count值的方法产生所述第三1PPS，该第三1PPS将通过该校准值保持与GPS的1PPS对齐。

当GPS信号再次来临时，设备可以通过发送reset命令(对应校准时间)复位CPLD，那么CPLD产生的第三1PPS将重新与GPS的1PPS对齐，实现秒脉冲信号的更新，确保信号精度的同步；同时CPLD继续输出GPS的1PPS信号。

上述基于CPLD自身的计数器或者是空口信号进行同步的方式，相较于时钟芯片耗时较短，只要一启动设备，能找到TDD-LTE系统的TRIG信号源(触发信号，如40ms)或者是同步源GPS的1PPS，就能进行同步，但是这种方法3us之内的偏差只能保持1个小时左右。

在一具体实施方式中，设备的处理器还将接收并记录GPS模块发送过来的的世界时钟信号；然后在接收不到GPS信号的情况下，依据其记录的世界时钟信号，通过参考时钟信号计算并维持世界时钟信号；

处理器在进行同步时，将依据所获取的第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号，以及计算得到的世界时钟信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，直至GPS信号恢复。

实施例二

本实施例对应实施例一，提供一种TDD-LTE设备的同步保持系统。系统可以包括处理器、时钟芯片(如AD9548)、CPLD、GPS模块、微处理器(如ARM(STM32)，简称M3，或者PSC9132)、高精度的恒温晶振(如10M恒温晶振)以及FLASH等。

所述GPS模块，用于接收GPS信号后产生秒脉冲信号(1PPS)和世界时钟信号(UTC)，并将其分别发送至时钟芯片和CPLD；

所述恒温晶振，用于提供高精度低抖动的参考时钟信号，如10MHz的时钟信号。

所述时钟芯片，用于接收GPS模块发送过来的秒脉冲信号；以及依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号。

优选的，所述时钟芯片以AD9548为主芯片，AD9548是ADI推出的一款时钟保持芯片。

在一具体实施方式中，所述时钟芯片包括：

第一接收电路，用于接收所述秒脉冲信号和恒温晶振输出的参考时钟信号，以及接收恒温晶振输出的参考时钟信号；

锁相环电路(PLL)，用于以所述参考时钟信号为参考，通过不断训练所述秒脉冲信号来调整自身的数字锁相环，使其输出与所述秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号。

所述CPLD，用于接收依据GPS信号产生的秒脉冲信号；以及记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；以及依据其存储的所述校准值对通过获取邻区的空口信号同步得到的触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；以及依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号；

在上述具体实施方式中，所述CPLD具体包括：

第二接收电路，用于接收所述秒脉冲信号和恒温晶振输出的参考时钟信号，以及接收恒温晶振输出的参考时钟信号；

记录单元，用于将恒温晶振输出的参考时钟信号作为主时钟，通过所述主时钟记录接收到的每个秒脉冲信号之间的计数值，并记录每个秒脉冲信号的相位位置；

校准值获取单元，用于在校准时间到达后，获取所述计数值存储至FLASH中作为校准值。

可选的，在上述具体实施方式中，所述CPLD还包括：

同步信号获取单元，用于CPLD依据其记录的最后一个秒脉冲信号的相位位置，以及从FLASH中获取的校准值输出与GPS模块的秒脉冲信号对齐的第三同步秒脉冲。

所述处理器，用于在接收不到GPS信号的情况下，依据预设策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步。还用于记录接收到的所述世界时钟信号；以及在接收不到GPS信号的情况下，处理器依据其记录的世界时钟信号，通过参考时钟信号计算并维持世界时钟信号；以及依据所获取的第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号，以及计算得到的世界时钟信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，直至GPS信号恢复。

所述微处理器(M3)，用来控制CPLD、把CPLD的count存到FLASH里面，把FLASH的count值写回CPLD，即控制CPLD获取校验值。

在上述具体实施方式中，所述系统还包括：

空口同步单元，用于接收邻区的下行空口信号；

设备通过物理层依据所述下行空口信号解析得到SFN和SF，并通过中断产生一个与所述SFN相对应的触发脉冲；发送与所述SFN相对应的触发脉冲至CPLD。

实施例三

本实施例对应实施例一和实施例二，提供一具体实施方式，在这一具体实施方式中，相同内容不再复述，而具体细化下述内容：

针对CPLD获取第二同步秒脉冲信号以及第三同步秒脉冲信号的情况，需要事先校准，并把校准值存到flash里面。当有GPS信号时，设备通过GPS的1PPS得到校准值，当设备无法接收到GPS信号，但TDD-LTE可以接收到临区的信号时，此时TDD-LTE可以通过sniffer同步，当sniffer同步时，TDD-LTE系统可以产生一个40ms的TRIG信号(触发信号)，这个信号可以送给CPLD做同步校准，因为1s＝40ms*25，所以CPLD通过计数器产生一个与GPS的1PPS信号相差N(0～24)个40ms的1pps信号。

针对CPLD获取第二同步秒脉冲信号的情况(基于空口同步的情况)，若能接收到邻区基站的下行信号，此时可以通过TDD-LTE的设备解析出SFN和SF，此时设备可以与邻区的基站同步，并根据SFN与SF产生一个40ms的脉冲，并把40ms脉冲送给CPLD芯片，CPLD芯片根据40ms的运行轨迹，恢复出与SFN对齐的1PPS信号(即第二1PPS)，当邻区的下行信号变弱或者消失时，此时无法再进行sniffer同步，设备自动切换为基于CPLD计数器同步保持方法，此时的同步依据就是CPLD恢复出来的第三1PPS脉冲。

在本具体实施方式中，设备进行同步保持的思路是：

第一种情形：请参阅图7，当基站开机有GPS信号时，GPS模块接收GPS信号，并产生1PPS和UTC，把1PPS输送给时钟芯片AD9548；把UTC信号输送给处理器PSC9132，由时钟芯片AD9548来做1PPS同步保持和时钟校准，并产生10M的校准时钟，并把1pps(第一1PPS)传送给TDD-LTE系统设备做同步。

当GPS信号消失时，时钟芯片AD9548会保持第一1pps信号输出，并会保持之前精准的10M输出，通过之前记录的UTC，并利用10M来计算维持已经丢失的UTC时间信息。

第二种情形：请参阅图8，当基站开机无GPS信号时，TDD-LTE设备通过sniffer模式接收邻区基站的下行信号做同步，此时TDD-LTE系统的物理层会产生一个与SFN对齐的40ms的脉冲，并把该脉冲传送给CPLD，CPLD利用恒温晶振的频率精度和高稳定性来记录40ms的轨迹。

具体的，当TDD-LTE设备无法接收到邻区的下行信号时，CPLD通过记忆恢复40ms的运行轨迹，并通过25个40ms的时间间隔还原出1PPS脉冲(即第三1PPS)。其中，当基站无法接收到邻区信号时，设备基站接收CPLD模拟生成的1PPS脉冲(即第三1PPS)做同步，此时要把sniffer同步模式切换为GPS同步模式。

在本具体实施方式中，请同时参阅图7和图8，设备同步保持的工作原理是：

(一)、设备刚上电时可以接收GPS信号情况：GPS把UTC信息和1PPS脉冲送给PSC9132做同步，并把1PPS送给时钟芯片AD9548，时钟芯片AD9548接收GPS的1PPS信号以及恒温晶振稳定的10MHz，输出调整后的10MHz和1PPS脉冲(第一1PPS)。

在基站接收不到GPS信号时，基站获取同步信号源会从GPS模块自动切换到时钟芯片AD9548，这时基站如果进入接收不到GPS信号的区域，一段时间内，保持模块就可以代替GPS模块，输出稳定的1PPS信号给基站设备使用。

(二)、设备刚上电时无GPS信号，但可以空口同步情况：此时基站设备可以空口同步，基站通过物理层解析得到SFN和SF，并通过中断产生一个与SFN相对应的40ms脉冲，该脉冲和SFN信息输出给CPLD，CPLD通过高精度的恒温晶振记录40ms的运行轨迹，并通过25个的40ms时间间隔和SFN信息模拟GPS模块产生一个1PPS信息(第二1PPS)；

当基站设备进入无GPS信号又无法空口同步的环境中，时钟芯片输出的1PPS信号(第一1PPS)就可以提供同步信号，或者从CPLD获取第三1PPS提供同步信号。基于时钟芯片输出的第一1PPS的同步精度大于CPLD输出的第三1PPS，因此优选依据第一1PPS进行同步，而在获取不到第一1PPS时依据第三1PPS进行同步。

如图6所示，CPLD输出的第三1PPS可以基于系统触发信号(40ms)或者GPS信号的1PPS获取。

其中，基于系统触发信号(40ms)的过程包括：

请参阅图8，射频天线接口临基站的下行信号，通过射频滤波器接收下行信号后传给低噪放，低噪放再把信号给AD9362做模数转换，此时转换后的基带信号给PSC9132处理器做解析，解析出SFN和SF，此时基站就达成了空口同步，并输出一个40ms的脉冲给CPLD，这个脉冲与SFN对齐，CPLD通过计数器把25个的40ms周期转换成1s的时间周期，并且每个1s周期都生成一个脉冲1PPS(即第二1PPS)。

高精度的恒温晶振用自身的10M记录每个1PPS的运行轨迹，并把每次记录的周期存放到RAM里面，可以记录五到十分钟的运行轨迹。当然记录的时间越长，经过实际测试，25个40ms周期组成的1PPS误差在1us之内。多个1PPS的误差不会累加，因为sniffer也时时在校准，如果当前40ms的周期偏长，之后的几个周期会把误差补回来，但是时时都有偏差，不知道哪个周期会补回来。经过实际测量证明，不管你记录的是1000个40ms，还是10000个40ms，它的偏差始终会在3us之内，所以记录的时间越长1PPS的误差经过平均以后就会越小。所以可以根据时间情况定轮询40ms轨迹的时间长度。根据实际测试，恒温晶振本身需要预热，当恒温晶振运行时间大于10分钟时，此时的恒温晶振稳定度高，所以记录40ms的运行轨迹要在晶振预热10分钟后进行，然后再记录轨迹5到10分钟，所以通过sniffer做同步保持也需要15分钟到20分钟的时间长度，假如记录10分钟长度的保持轨迹，那么需要记录15000(10*60*25)个40ms轨迹。当然记录是一直在进行的，直到sniffer失步，这10分钟长度的轨迹是指在sniffer失步前的十分钟。这样晶振的特性是最接近当前运行的特性，然后每25个40ms输出一个脉冲1PPS(第三1PPS)。

当设备接收不到sniffer信号与GPS信号时，设备自动切换成GPS同步，但是此时的GPS同步源不是来自于GPS模块，此时的同步源是CPLD恢复出来的第三1PPS的运行轨迹。本装置在温度没有突变的情况下，恒温晶振10M输出稳定，保持时间也可以达到3小时以上。

本具体实施方式的同步保持方法结合上面两个保持原理进行。

如图9所示，系统以PSC9132为核心，外围包括GPS模块、恒温晶振、时钟芯片AD9548、CPLD、MCU、AD9362、功放与低噪放模块、射频滤波器及天线等。该设计包含了上述的两种保持方法，由PSC9132处理器依据预设策略来判断采用何种方法进行保持。

当设备上电启动时，设备扫描GPS信息与邻区的下行信号。当设备能够接收到GPS同步信号时，设备主动进行GPS同步。标注1的线路就是GPS同步方式，GPS模块直接将1PPS脉冲送给PSC9132做同步。此时时钟芯片AD9548根据第一1PPS和恒温晶振输出的10M进行保持动作，当时钟芯片AD9548能够与GPS的秒脉冲锁频锁相后，此时如果设备没有接收到GPS输出的1PPS脉冲，设备根据启机时扫描到的邻区基站的下行信号做sniffer保持，即通过获取CPLD输出的第二PPS进行同步。

如果此时sniffer信号已经扫描不到，设备可以自动将保持源切换到时钟芯片AD9548输出的第一1PPS上进行同步。

如果此时扫描到了sniffer，设备通过sniffer进行保持，即通过获取CPLD输出的第二PPS进行同步。PSC9132处理器同时输出40ms给CPLD，CPLD记录40ms轨迹。当sniffer消失后，设备自动把同步源切换为CPLD输出的第三1PPS。

综上所述，本发明提供的一种TDD-LTE设备的同步保持方法及系统，能够实现设备在接收不到GPS信号的特定场景下，依据预设的策略，灵活的选取第一同步秒脉冲或第二同步秒脉冲或第三同步秒脉冲及时地维持同步，保证设备的正常运行，且还能够保证同步的精度。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (8)

1.一种考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，包括：

在能接收到GPS信号的情况下，将依据GPS信号产生的秒脉冲信号分别发送至时钟芯片和复杂可编程逻辑器件CPLD；CPLD记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；同时，时钟芯片依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

在接收不到GPS信号的情况下，处理器依据预设同步策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步；

所述预设同步策略为：

在能获取到邻区的空口信号的情况下，通过获取所述第二同步秒脉冲信号进行同步；

在获取不到邻区的空口信号的情况下，优先通过获取所述第一同步秒脉冲信号进行同步；在也无法获取到所述第一同步秒脉冲信号时，再通过获取所述第三同步秒脉冲信号进行同步；

所述同步策略依据需求自定义地设置，包括自动或手动切换同步方式；

所述预设同步策略综合考量同步精度：GPS同步＞空口同步＞时钟芯片同步＞CPLD计数同步；以及实现同步信号输出所需时长：GPS同步＜空口同步＜CPLD计数同步＜时钟芯片同步来制定；

其中，通过获取邻区的空口信号同步得到触发信号，然后CPLD依据其存储的所述校准值对所述触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；

其中，所述CPLD依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号。

2.如权利要求1所述的考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，所述时钟芯片依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号，具体为：

时钟芯片接收所述秒脉冲信号和恒温晶振输出的参考时钟信号；

时钟芯片以所述参考时钟信号为参考，通过不断训练所述秒脉冲信号来调整自身的数字锁相环，使其输出与所述秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号。

3.如权利要求1所述的考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，所述CPLD记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储，具体为：

CPLD将恒温晶振输出的参考时钟信号作为主时钟，通过所述主时钟记录接收到的每个秒脉冲信号之间的计数值，并记录每个秒脉冲信号的相位位置；

在校准时间到达后，获取所述计数值存储至FLASH中作为校准值。

4.如权利要求3所述的考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，所述CPLD依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号，具体为：

CPLD依据其记录的最后一个秒脉冲信号的相位位置，以及从FLASH中获取的校准值输出与GPS模块的秒脉冲信号对齐的第三同步秒脉冲。

5.如权利要求1所述的考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，还包括：

GPS模块接收GPS信号后产生秒脉冲信号和世界时钟信号；

GPS模块发送所述世界时钟信号至处理器；

处理器记录接收到的所述世界时钟信号；

在接收不到GPS信号的情况下，处理器依据其记录的世界时钟信号，通过参考时钟信号计算并维持世界时钟信号；

处理器依据所获取的第一同步秒脉冲信号或第二同步秒脉冲信号或第三同步秒脉冲信号，以及计算得到的世界时钟信号做物理层空口符号对齐、子帧对齐、射频开关上下行切换指示，直至GPS信号恢复。

6.如权利要求1所述的考虑时间和精度的TDD-LTE设备的同步保持方法，其特征在于，所述通过获取邻区的空口信号同步得到触发信号，具体为：

设备接收邻区的下行空口信号；

设备通过物理层依据所述下行空口信号解析得到SFN和SF，并通过中断产生一个与所述SFN相对应的触发脉冲；发送与所述SFN相对应的触发脉冲至CPLD。

7.一种考虑时间和精度的TDD-LTE设备的同步保持系统，其特征在于，包括：

时钟芯片，用于接收依据GPS信号产生的秒脉冲信号；以及依据参考时钟信号对所述秒脉冲信号进行校准同步，输出与所述秒脉冲信号对齐的第一同步秒脉冲信号；

复杂可编程逻辑器件CPLD，用于接收依据GPS信号产生的秒脉冲信号；以及记录每个所述秒脉冲信号，并依据每个所述秒脉冲信号之间的计数值获取校准值后存储；以及依据其存储的所述校准值对通过获取邻区的空口信号同步得到的触发信号进行校准同步，输出与所述秒脉冲信号对齐的第二同步秒脉冲信号；以及依据其记录的最后一个秒脉冲信号，以及所述校准值，输出与所述秒脉冲信号对齐的第三同步秒脉冲信号；

处理器，用于在接收不到GPS信号的情况下，依据预设同步策略，从时钟芯片获取所述第一同步秒脉冲信号进行同步，或者从CPLD获取第二同步秒脉冲信号进行同步，或者从CPLD获取第三同步秒脉冲信号进行同步；

所述预设同步策略为：

在能获取到邻区的空口信号的情况下，通过获取所述第二同步秒脉冲信号进行同步；

在获取不到邻区的空口信号的情况下，优先通过获取所述第一同步秒脉冲信号进行同步；在也无法获取到所述第一同步秒脉冲信号时，再通过获取所述第三同步秒脉冲信号进行同步；

所述同步策略依据需求自定义地设置，包括自动或手动切换同步方式；

所述预设同步策略综合考量同步精度：GPS同步＞空口同步＞时钟芯片同步＞CPLD计数同步；以及实现同步信号输出所需时长：GPS同步＜空口同步＜CPLD计数同步＜时钟芯片同步来制定。

8.如权利要求7所述的考虑时间和精度的TDD-LTE设备的同步保持系统，其特征在于，所述时钟芯片包括：

第一接收电路，用于接收所述秒脉冲信号和恒温晶振输出的参考时钟信号；

锁相环电路，用于以所述参考时钟信号为参考，通过不断训练所述秒脉冲信号来调整自身的数字锁相环，使其输出与所述秒脉冲信号频率同步、相位同步的第一同步秒脉冲信号。

Images