CN1319167C - 用于输入/输出静电放电保护的栅极等电位电路及方法 - Google Patents

Abstract

一种用于输入/输出静电放电保护的栅极等电位电路及方法，该静电放电保护含有已使用及未使用的金氧半导体晶体管连接输入/输出垫，该栅极等电位电路包括一开关装置、一静电放电检测装置以及一栅极调整电路，该开关装置连接该金氧半导体晶体管的栅极，该静电放电检测装置连接该开关装置，该栅极调整电路连接该金氧半导体晶体管的栅极，当发生静电放电发生，该静电放电检测装置开启该开关装置，以耦合该已使用及未使用的金氧半导体晶体管的栅极，使其获得相同的电位。

Description

用于输入/输出静电放电保护的栅极等电位电路及方法

技术领域

本发明涉及集成电路(IC)的静电放电(Electro-Static Discharge；ESD)保护，特别是关于一种用于输入/输出(I/O)ESD保护的栅极等电位(gate-equivalent-potential)电路及方法。

背景技术

互补式金氧半导体(CMOS)集成电路装置易受ESD诱发故障而受损，尤其是为提高集成度而应用的薄栅极氧化物、短通道和浅接面构造以及轻掺杂漏极(LDD)和自对准金属硅化物(silicide)技术，更衰减MOS元件抵抗ESD的能力。已经有许多技术被用来自我保护输出缓冲器或I/O节点(node)以抗拒ESD故障，其中包含二极管箝制、横向击穿元件及护环集极围绕接合垫(pad)，这些电路提供某些程度的效果。

ESD保护构造典型地分为两类，包含保护输入缓冲器的构造与保护输出缓冲器及I/O节点的构造。输入缓冲器的保护相当的简单，因为CMOS的栅极不导通电流，因此，特殊的保护构造被实现在输入缓冲器上，其限制晶体管的栅极电压至最大崩溃(breakdown)电压。对比之下，另一类输出缓冲器及I/O节点含有较难受保护的构造，其困难的成因是由于输出缓冲器在ESD压迫(stress)期间可能导通电流，因而可能受损。保护构造必须被设计及布局使得在ESD压迫情况下，该保护构造释放ESD压迫而不自毁，但输出缓冲器仅导通一最小电流。已知被使用的ESD保护构造大致为利用保护电路的晶体管开启机制及晶体管骤回(snapback)机制两种，前者以导通通道临限电压为其特征，后者则以晶体管崩溃电压为其特征。较被广泛使用的骤回机制在I/O垫与内部电路之间的接点上加入ESD保护构造，例如NMOS晶体管，当发生ESD事件时，利用内建的寄生双载子晶体管的旁通以保护内部电路。为使NMOS晶体管容许大量的ESD电流，但避免栅极构造的纵宽过长，指状(finger)布局被采用，不幸的，由于指状配置所导致的构造上天生的差异，NMOS晶体管的晶体管不易被一致地开启，使得ESD电流因为集中在小区域上而烧毁装置，因此，纵使具有很大的ESD保护元件，其性能表现仍无法被接受。

在已知的解决方案中，如果NMOS晶体管的栅极被耦合一正电压，其触发电压将被降低。然而，如果一多重晶体管NMOS晶体管包含已使用及未使用的MOS晶体管，已使用的MOS晶体管是指其栅极连接至前置驱动器的，而未使用的MOS晶体管是指其栅极接地的，由于漏极与栅极之间的寄生电容，已使用晶体管的栅极将耦合一正电压，因而已使用晶体管的触发电压远低于未使用晶体管的触发电压，因此，已使用晶体管在ESD事件期间将先被触发而损毁，而未使用晶体管则不会。换言之，NMOS晶体管的ESD韧性取决于已使用晶体管的宽度，而非NMOS晶体管的总宽度。为防止已使用晶体管与未使用晶体管之间的不平衡触发，未使用晶体管的栅极不应该直接接地，使其可以在ESD事件期间耦合一正电压。某些习知技术在未使用晶体管的栅极与接地之间连接一电阻，某些改用栅极连接电源的传输栅，其他的则是使用更复杂的电路。这些已知技术的目的皆为使已使用晶体管与未使用晶体管的栅极电位相同，进而使其在ESD事件期间同时被触发。然而，如果使用电阻，其占用大面积，而且不能确保未使用晶体管的栅极电位和已使用晶体管的栅极电位相同；如果改用传输栅，虽然可以缩小面积，却依然不能确保未使用晶体管的栅极电位和已使用晶体管的栅极电位相同；如果使用复杂的电路，则增加电路设计的复杂度。

因此，一种在ESD事件期间使已使用及未使用的MOS晶体管的栅极等电位的电路及方法，乃为所冀。

发明内容

本发明的目的在于提供一种用于I/O ESD保护的栅极等电位电路及方法，其在发生ESD事件时，使用一ESD检测装置开启一开关装置，以耦合已使用及未使用的MOS(Metal Oxide Semiconductor)晶体管的栅极。

根据本发明，一种用于I/O垫的ESD保护的栅极等电位电路包括一开关装置连接已使用及未使用的MOS晶体管的栅极，一ESD检测装置连接该开关装置，该ESD检测装置包括一调节器及一充电器，一栅极调整电路连接该未使用MOS晶体管的栅极，在正常操作期间，该开关装置为关闭，当发生ESD事件，I/O垫的电压快速上升，因而促使该ESD检测装置传送信号开启该开关装置，使得该未使用的MOS晶体管的栅极电位趋近该已使用的MOS晶体管的栅极电位，因此ESD晶体管更均匀地开启。

本发明提供一种用于输入/输出静电放电保护的栅极等电位电路，该静电放电保护含有并联在基板上的输入/输出垫及接地垫之间的已使用MOS晶体管及未使用MOS晶体管，其中已使用MOS晶体管指晶体管的栅极在不接地状态，未使用MOS晶体管指晶体管的栅极在接地状态，其特征在于：该栅极等电位电路包括开关装置、静电放电检测装置、栅极调整电路以及输入/输出电源，其中所述的已使用及未使用MOS晶体管均包括接至输入/输出垫的PMOS晶体管及NMOS晶体管；已使用及未使用MOS晶体管中的两NMOS晶体管并联在输入/输出垫与接地垫之间，两PMOS晶体管并联在输入/输出垫与输入/输出电源之间；

一开关装置，与该已使用MOS晶体管中的NMOS或PMOS晶体管及未使用MOS晶体管中的NMOS或PMOS晶体管的栅极相连接；一静电放电检测装置，连接该开关装置；以及一栅极调整电路，一端与该未使用MOS晶体管中的NMOS或PMOS晶体管的栅极连接，另一端与接地垫或输入/输出电源连接。

本发明还提供一种用于输入/输出静电放电保护的栅极等电位电路的方法，该静电放电保护含有并联在基板上的输入/输出垫及接地垫之间的已使用MOS晶体管及未使用MOS晶体管，其中已使用MOS晶体管指晶体管的栅极在不接地状态，未使用MOS晶体管指晶体管的栅极在接地状态，其特征在于：其中所述的已使用及未使用MOS晶体管均包括接至输入/输出垫的PMOS晶体管及NMOS晶体管；已使用及未使用MOS晶体管中的两NMOS晶体管并联在输入/输出垫与接地垫之间，两PMOS晶体管并联在输入/输出垫与输入/输出电源之间；所述的开关装置，与该已使用MOS晶体管中的NMOS或PMOS晶体管及未使用MOS晶体管中的NMOS或PMOS晶体管的栅极相连接，静电放电检测装置，连接该开关装置；该方法包括下列步骤：

具有栅极等电位电路的集成电路产生一静电放电发生信号；

栅极等电位电路中的输入/输出垫受到静电放电正电流压迫，输入/输出垫电压上升，启动静电放电检测装置，将静电放电发生信号传送给开关装置；以及

开关装置开启，将已使用及未使用的MOS晶体管中的NMOS或PMOS晶体管的栅极耦合，使两NMOS晶体管的栅极等电位。

本发明可以使已使用的MOS晶体管的栅极电位与未使用的MOS晶体管的栅极电位相同，因此可以确保已使用及未使用的MOS晶体管被同时触发。

附图说明

图1为根据本发明的一个较佳实施例；

图2A至图2C为图1中的栅极调整电路的三个实施例，图2A表示一电容及电阻所组成的电路，图2B为使用一开关装置，图2C为将栅极直接接地；

图3A至图3B为图1中的ESD检测装置的两个实施例，图3A为应用于PMOS充电器，图3B为应用于NMOS充电器；

图4A至图4C为图3中的调节器的实施例，图4A及图4B应用于PMOS充电器，图4C应用于NMOS充电器；

图5为应用在具有分离式电源的集成电路的一个实施例；

图6为应用在具有单一电源的集成电路的一个实施例；

图7为一个ESD装置的电流-电压(I-V)特性曲线；

图8A至图8C为在I/O垫的三种元件接法，图8A为栅极接地的NMOS晶体管，图8B为开启的NMOS晶体管，图8C为栅极受调变的NMOS晶体管；

图9为图8中的元件各自的电流-电压特性曲线。

具体实施方式

以下举出较佳实施例，并结合附图，对本发明的技术方案、特征及其优点作进一步详细说明。

图1为根据本发明的一个较佳实施例，ESD保护电路10含有已使用的MOS晶体管12及未使用的MOS晶体管14连接I/O垫18、I/O电源22与I/O接地20，在ESD事件期间从I/O垫18释放ESD电流。MOS晶体管12及14中的NMOS晶体管28及30连接在I/O垫18与I/O接地20之间，而PMOS晶体管27及29连接在I/O垫18与I/O电源22之间。开关装置24连接NMOS晶体管28及30的栅极，ESD检测装置16连接开关装置24，而栅极调整电路26分别连接至NMOS晶体管30的栅极及I/O接地20。在正常操作期间，开关装置24为关闭的。当I/O垫18受到ESD正电流压迫，I/O垫18的电压迅速上升，启动ESD检测装置16，而送出ESD事件信号E_ESD开启开关装置24，使MOS晶体管12及14中的NMOS晶体管28及30的栅极耦合，因而促使其为等电位，使得所有的MOS晶体管均匀地触发。

栅极调整电路26在图1的电路中作为软下拉(soft-pull-down)电路，其目的是在使MOS晶体管中NMOS晶体管28及30的栅极在ESD事件期间耦合一电压，以降低NMOS的触发电压，其可以为一电阻、一传输栅、一开关装置或完全不接。图2A至图2C为栅极调整电路26的三个实施例。图2A为使用一电阻34连接一电容36，电阻34的另一端连接I/O接地，电容36的另一端连接I/O垫18，电阻34及电容36之间的接点G连接至MOS晶体管的栅极，当发生ESD事件，电容36充电产生一电压耦合至MOS晶体管的栅极。图2B为使用一开关38分别连接I/O垫18、MOS晶体管的栅极以及I/O接地，在正常工作时，开关装置38为低阻抗，当发生ESD事件，开关装置38成为高阻抗。图2C为将MOS晶体管的栅极直接连接I/O接地。

图3A、图3B为ESD检测装置16的两个实施例，其由调节器(modulator)及充电器(pump)组成。图3A为使用PMOS(Positive MOS)晶体管46作为充电器，调节器42经节点A连接PMOS晶体管46的栅极，调节器42及PMOS晶体管46分别连接I/O电源40及41；在正常工作时，调节器42传送高准位信号至节点A，因此PMOS晶体管46被关闭；当发生ESD事件，调节器42传送低准位信号至节点A，触发PMOS晶体管46导通，因而发出ESD事件信号E_ESD。图3B为使用NMOS(Negative MOS)晶体管48作为充电器，调节器44经节点A连接NMOS晶体管48的栅极，调节器44及NMOS晶体管48分别连接I/O电源40及41，在正常工作时，调节器44传送低准位信号至节点A，因此NMOS晶体管48被关闭，当发生ESD事件，调节器44传送高准位信号至节点A，触发NMOS晶体管48导通，因而发出ESD事件信号E_ESD。

图4A至图4C为调节器42及44的实施例。图4A为应用于PMOS充电器，调节器42包括数个二极管串联的二极管串52，其连接至内部电源50，在正常操作期间，内部电源50的高准位信号使PMOS充电器保持关闭，在ESD事件期间，I/O电源或垫40受ESD正电流压迫而充电至较高电压，但二极管串52保持内部电源50的电压低于I/O电源或垫40的电压，因此使得PMOS充电器开启。图4B亦为应用于PMOS充电器，其使用RC延迟电路作为调节器42，包括一电阻56连接一电容58，电容58的另一端接地，在电阻56及电容58之间的节点V_C连接至PMOS充电器，在正常工作期间，其高准位信号使PMOS充电器关闭，当发生ESD事件，I/O电源或垫40的相位因为RC电路的延迟，产生低准位信号至PMOS充电器。图4C为应用于NMOS充电器，其亦使用RC延迟电路作为调节器44，包括一电容60连接电阻62，电阻62的另一端接地，在电容60及电阻62之间的节点V_R连接至NMOS充电器，在正常工作期间，其低准位信号使NMOS充电器关闭，当发生ESD事件，I/O电源或垫40的相位因为RC电路的超前，产生高准位信号开启NMOS充电器。

图1中的开关装置24可以有许多选择，例如传输栅(pass gate)或其他类似的装置，其为常态关闭，除非发生ESD事件。

图5为一个应用在具有分离式电源的集成电路的实施例，该集成电路包含至少两个电源，例如I/O电源40及内部电源50，开关装置24包括一个NMOS晶体管64及一个电阻66，NMOS晶体管64的漏极与源极分别连接NMOS晶体管30及28的栅极，而电阻66连接在NMOS晶体管64的栅极与I/O接地20之间，调节器42包括二极管串52串接内部电源50，其输出经过节点A至PMOS充电器46的栅极，PMOS充电器46输出的ESD事件信号E_ESD连接至开关装置24中的NMOS晶体管64的栅极。在正常操作期间，调节器42的高准位输出信号使PMOS充电器46关闭。然而，当I/O垫18受到ESD正电流压迫，I/O电源40将被充电至较高电压，但是二极管串52使内部电源50保持低于I/O电源40的电压，因此PMOS充电器46被触发导通。PMOS充电器46可以使用未使用的晶体管或额外的晶体管，其占用面积小。当I/O垫18受ESD正电流压迫，其电压快速上升，使得节点A的电压低于I/O垫18的电压，PMOS充电器46将因为二极管串52的缘故而开启。一旦PMOS充电器46导通，其将从I/O垫18汲取ESD电流的一部分而流经开关装置24中的电阻66至I/O接地20，因而提高NMOS晶体管64的栅极电压而使其导通。NMOS晶体管64可以使用未使用的晶体管或额外的晶体管，其占用面积小。当NMOS晶体管64导通，其使得NMOS晶体管28及30的栅极耦合，其电压因此趋近，所以NMOS的所有晶体管将均匀地开启。

图6为一个应用在单一电源的集成电路的实施例，充电器46及开关装置24和图5的实施例电路相同，但是调节器42是由电阻56及电容58组成，电容58的另一端连接I/O接地20，在电阻56及电容58之间的节点电压V_C经过节点A控制PMOS充电器46。调节器42为RC延迟电路，利用其RC延迟时间分辨正常运作及ESD事件，例如，ESD事件通常在数纳秒的范围，但是电源电压的上升时间通常为数厘秒的等级，因此，调节器42的RC时间常数可以选择为微秒级。在正常工作期间，电源电压的上升足够慢，使得节点A的电压追随I/O电源40的电压而关闭充电器46，然而在ESD事件期间，I/O电源40的电压的上升迅速，使得节点A的电压无法追随，因而开启充电器46。在正常操作期间，调节器42的输出信号控制PMOS充电器46关闭。当I/O垫18受ESD正电流压迫，其电压快速上升，由于调节器42的RC时间常数远大于ESD事件的时间，节点A的电压将低于I/O垫18的电压而开启PMOS充电器46。当PMOS充电器46导通，其将从I/O垫18汲取ESD电流的一部分而流经开关装置24中的电阻66至I/O接地20，因而提高NMOS晶体管64的栅极电压而使其导通。NMOS晶体管64的导通使NMOS晶体管28及30的栅极耦合，其电压因此趋近，所以NMOS的所有晶体管将均匀地开启。

图7为一个ESD装置的骤回特性电流-电压曲线图。当压迫一个ESD装置时，其电压快速上升，而且几乎没有电流流过它，直到其崩溃。因此，崩溃电压必须远大于集成电路的正常操作电压，使ESD装置不致于影响集成电路的正常操作。在崩溃点V_BD以后，电流开始增加，直到到达触发点V_trig以后，进入负电阻区70，其电压迅速下降，而电流的变化不大。负电阻区非常短，很快地便到达维持点V_hold，此后电流又跟随着电压往上且快速地增加。因此，维持点以后的区域被用来旁通大部分的ESD电流。

图8A至图8C为在I/O垫18的三种元件接法。图8A为栅极接地的NMOS晶体管(grounded-gate NMOS)72，其源极与栅极连接低压，漏极连接高压。图8B为开启的NMOS晶体管(“on”NMOS)74，其源极连接低压，漏极连接高压，而栅极连接另一高压。图8C为栅极受调变的NMOS晶体管76，其栅极连接一栅极调整电路78，漏极连接高压，源极连接栅极调整电路78及低压。已使用的MOS晶体管的栅极在ESD事件期间为浮接(floating)，而浮接栅极的NMOS晶体管为栅极受调变的NMOS晶体管的一种。图9为图8A-图8C的三种装置各自的电流-电压曲线图，其中曲线80为图8A的栅极接地的NMOS晶体管72的电流-电压曲线，曲线82对应图8B的开启的NMOS晶体管74，曲线84为图8C的栅极受调变的NMOS晶体管76的电流-电压曲线。在ESD事件期间，从图9中的曲线可知，栅极受调变的NMOS晶体管76(曲线84)的触发电压低于栅极接地的NMOS晶体管72(曲线80)的触发电压，如此，已使用的NMOS晶体管将先被开启而汲取大部分的ESD电流，然后因为未使用的NMOS晶体管(其栅极直接接地)的难以开启而在较低位阶(level)便被损毁。虽然习知技术将NMOS晶体管的栅极耦合一电压，以降低其触发电压而改善其ESD韧性，但是却因为已使用晶体管及未使用晶体管的栅极调整电路不同，不能确保二者在ESD事件期间同时被开启。相反地，在本发明中，栅极调整电路及栅极等电位电路一并被用来使已使用的MOS晶体管的栅极电位与未使用的MOS晶体管的栅极电位相同，因此可以确保已使用及未使用的MOS晶体管被同时触发。根据本发明，仅使用一个未使用晶体管的PMOS晶体管、一个传输栅及一个小电阻，因此其消耗的额外面积很小，而且可以有效地使已使用晶体管与未使用晶体管的栅极电位相同。

以上对于实施例所作的叙述的目的是为了阐明本发明，而无意对本发明进行限定，基于以上的说明或从本发明的实施例学习而作修改或变化是可能的，因此，本发明的技术思想企图应由本案的权利要求范围及其均等来决定。

Claims (16)

1.一种用于输入/输出静电放电保护的栅极等电位电路，该静电放电保护含有并联在基板上的输入/输出垫及接地垫之间的已使用MOS晶体管及未使用MOS晶体管，其中已使用MOS晶体管指晶体管的栅极在不接地状态，未使用MOS晶体管指晶体管的栅极在接地状态，其特征在于：该栅极等电位电路包括开关装置、静电放电检测装置、栅极调整电路以及输入/输出电源，其中所述的已使用及未使用MOS晶体管均包括接至输入/输出垫的PMOS晶体管及NMOS晶体管；已使用及未使用MOS晶体管中的两NMOS晶体管并联在输入/输出垫与接地垫之间，两PMOS晶体管并联在输入/输出垫与输入/输出电源之间；

一开关装置，与该已使用MOS晶体管中的NMOS或PMOS晶体管及未使用MOS晶体管中的NMOS或PMOS晶体管的栅极相连接；

一静电放电检测装置，连接该开关装置；以及

一栅极调整电路，一端与该未使用MOS晶体管中的NMOS或PMOS晶体管的栅极连接，另一端与接地垫或输入/输出电源连接。

2.如权利要求1所述的栅极等电位电路，其特征在于：其中该静电放电检测装置包括一调节器以及一充电器，其中该充电器连接在该调节器及开关装置之间，在静电放电发生时，该调节器控制该充电器发出一讯号开启该开关装置。

3.如权利要求2所述的栅极等电位电路，其特征在于：其中该充电器为PMOS晶体管，其源极连接所述的输入/输出垫，漏极连接所述的开关装置，栅极连接所述的调节器。

4.如权利要求3所述的栅极等电位电路，其特征在于：其中该调节器包含二极管串以及连接在该二极管串及PMOS晶体管的栅极之间的一内部电源。

5.如权利要求3所述的栅极等电位电路，其特征在于：其中该调节器为电阻及电容组成的延迟电路，该电阻连接在该调节器的输入端及PMOS晶体管的栅极之间，该电容连接在该PMOS晶体管的栅极及接地之间。

6.如权利要求2所述的栅极等电位电路，其特征在于：其中该充电器为NMOS晶体管，其源极连接该输入/输出垫，漏极连接该开关装置，栅极连接该调节器。

7.如权利要求6所述的栅极等电位电路，其特征在于：其中该调节器为电容及电阻组成的延迟电路，该电容连接在该调节器的输入端及NMOS晶体管的栅极之间，该电阻连接在该NMOS晶体管的栅极及接地之间。

8.如权利要求1所述的栅极等电位电路，其特征在于：其中该栅极调整电路包括电阻。

9.如权利要求1所述的栅极等电位电路，其特征在于：其中该栅极调整电路包括传输栅。

10.如权利要求1所述的栅极等电位电路，其特征在于：其中该栅极调整电路包括另一开关装置。

11.如权利要求1所述的栅极等电位电路，其特征在于：其中该栅极调整电路包括连接线。

12.如权利要求1所述的栅极等电位电路，其特征在于：其中该开关装置包括栅极偏压的NMOS晶体管以及一电阻，该NMOS晶体管连接在该已使用及未使用MOS晶体管中的两NMOS晶体管或两PMOS晶体管的栅极之间，受控于该静电放电检测装置，该电阻连接在该静电放电检测装置及栅极调整电路之间。

13.如权利要求1所述的栅极等电位电路，其特征在于：其中该开关装置包括栅极偏压的PMOS晶体管以及一电阻，该PMOS晶体管连接在该已使用及未使用MOS晶体管中的两NMOS晶体管或两PMOS晶体管的栅极之间，受控于该静电放电检测装置，该电阻连接在该静电放电检测装置及栅极调整电路之间。

14.一种用于输入/输出静电放电保护的栅极等电位电路的方法，该静电放电保护含有并联在基板上的输入/输出垫及接地垫之间的已使用MOS晶体管及未使用MOS晶体管，其中已使用MOS晶体管指晶体管的栅极在不接地状态，未使用MOS晶体管指晶体管的栅极在接地状态，其特征在于：其中所述的已使用及未使用MOS晶体管均包括接至输入/输出垫的PMOS晶体管及NMOS晶体管；已使用及未使用MOS晶体管中的两NMOS晶体管并联在输入/输出垫与接地垫之间，两PMOS晶体管并联在输入/输出垫与输入/输出电源之间；所述的开关装置，与该已使用MOS晶体管中的NMOS或PMOS晶体管及未使用MOS晶体管中的NMOS或PMOS晶体管的栅极相连接，静电放电检测装置，连接该开关装置；该方法包括下列步骤：

具有栅极等电位电路的集成电路产生一静电放电发生信号；

栅极等电位电路中的输入/输出垫受到静电放电正电流压迫，输入/输出垫电压上升，启动静电放电检测装置，将静电放电发生信号传送给开关装置；以及

开关装置开启，将已使用及未使用的MOS晶体管中的NMOS或PMOS晶体管的栅极耦合，使两NMOS晶体管的栅极等电位。

15.如权利要求14所述的方法，其特征在于：更包括耦合该MOS晶体管的栅极至一电压。

16.如权利要求14所述的方法，其特征在于：其中该静电放电发生信号的产生包括下列步骤：

产生一开启信号；

以该开启信号开启一充电器；以及

从该充电器发出该静电放电发生信号。

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