CN1306584C - 一种电容器的制造方法 - Google Patents
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Abstract
本发明揭示了一种电容器的制造工艺，采用该制造方法可以提高电容器电性能的稳定性、可靠性、和提高制造过程的良率。本发明采用一层很薄的非掺杂多晶硅层，作为保护层，覆盖在掺杂多晶硅极板上，避免了多晶硅和二氧化硅进行接触窗蚀刻时出现不均匀深度的接触窗，从而使电容器性能十分可靠、稳定。
Description
技术领域
本发明涉及半导体制造工艺中的一种电容器制造方法，尤其是一种可以提高混合型集成电路中电容器性能的制造工艺。
背景技术
电容器广泛应用在模拟或者混合型集成电路产品中，例如，RC振荡电路、内存的单存储节点、射频(RF)电路等。在集成电路构造中，电容器的容量单位是法拉，甚至是皮可法拉(百亿分之一法拉，PF)，所以要求集成电路制造者非常高的技术含量。
在微型芯片制造中，最常用的电介质是二氧化硅(SiO2)，通常也称之为绝缘体。
其中，平面型电容器，作为一种简单构造的电容器，经常被用在0.35um以上技术中，一般设置在半导体基底的一侧，其主要构建技术有三种：MIM(Metal-Insulator-Metal，金属-绝缘体-金属)、PIP(dopedPolysilicon-Insulator-doped Polysilicon，掺杂多晶硅-绝缘体-掺杂多晶硅)、掺杂多晶硅.绝缘体.扩散基底。
在以下述三种电容器构造中，PIP电容器的制造工艺及其困难如下：
参见图1.图12。PIP电容器的主要工艺流程如图1所示。
1′-步骤一、有效区域处理(Active Area Formation)，
2′-步骤二、生成由掺杂多晶硅和硅化钨构成的栅极，光刻，蚀刻，
3′-步骤三、绝缘体氧化层沉积
4′-步骤四、掺杂多晶硅沉积制作上极板
5′-步骤五、上极板光刻、蚀刻
6′-步骤六、ILD处理和接触窗光刻、蚀刻
7′-步骤七、填入钨插脚和金属衬底处理
为了简单而又重点清楚突出地描述木发明，故省略不予描述在步骤一之前和步骤七之后的工序同一般的半导体工艺。
典型的PIP电容器结构如图2和图3所示，20′为一个典型的PIP电容器，其21′-为半导体基底(substrate)，22′一为下极板，为掺杂多晶硅和硅化钨，23′一为绝缘体，系二氧化硅，24′一为上极板，系掺杂多晶硅。
图中的.FOX指场氧化层(Field Oxide)。图3为电子显微镜照片。
在栅极和PIP各膜层完成后，我们在通氧气状态下进行退火处理，以使多晶硅和硅化钨的微结构更好。与此同时，生长了一层非常薄的氧化膜26′，以保护硅化钨在后续工序中污染机器设备。
但就在退火工艺中，由于上极板是N+的掺杂多晶硅制成的(主要剂量是磷，非常容易扩散到多晶硅的晶界并破坏颗粒边界的结构稳定)，颗粒边界的多晶硅非常容易氧化，在边界结构破坏时，边界的氧化物会从主体分离为一个单独的颗粒并被挤出来。如图4的示意图和图5的电子显微镜照片所示，241′正是这样一个反常的多晶硅晶粒，并被挤了出来。
接下去是接触窗蚀刻(contact etching)，ILD(Inter-Layer Dielectric，内层介电层)是主要的蚀刻对象。对氧化物的蚀刻速率大于对多晶硅的蚀刻速率，也就是说，吃氧化物的比吃多晶硅吃的快。
如图6所示，40′为内层介电层，是主要的蚀刻目标，位置B处对应有边界氧化物的多晶硅颗粒241′，过蚀刻时这个颗粒241′会被优先吃掉，被剥落，产生空隙，正如氧化物被蚀刻掉一样。而与此同时，位置C处对应的多晶硅只被过蚀刻掉了很少的一点。这样，位置B和位置C处的蚀刻速率就有偏差，因为位置B处的“空隙区域”。
最后，如图7所示，当位置A和位置D处蚀刻到接触到里层22′时，接触窗蚀刻工序就结束了，这时，位置B处的接触窗401′的深度实际上已经比位置C处接触窗402′的深度要深，因为有空隙4011′的存在。参见图8的电子显微镜照片，为对应图7的俯视向拍摄，可以看到一个小白点，即空隙4011′。
最后，当阻障金属层(glue layer)和钨填入以后，位置B处的接触窗401′中的插脚501′直接接触绝缘体23′，如图9所示。图10为电子显微镜照片，显示了一个实际的产品中，接触窗401′中的插脚501′的左下方部分离绝缘体23′只有很小的一个距离，虽然还没有直接接触到，但显然，这样的结构在较高工作电压下会存在漏电问题。
这样的芯片在稍高电压下工作时，其产品的稳定性和可靠性均不能保证。如果上述情况发生在对电容器性能十分敏感的集成电路产品中，产品良率就会可怕的低。
在CP测试之前(晶片分拣之前)，电测试可以PIP电容器的一些特征来反映其失败与否，尤其是使用电容器的崩溃电压(Breakdown voltage)。图10所示为电容量与崩溃电压的关系图，图11为崩溃电压的累积统计图表。由图11我们可以清楚地看到崩溃电压测试结果，其崩溃电压范围从12V到37V，是一个较大的范围，说明产品性能很不稳定。最理想的测试结果应该是一条垂直于电压数据轴的直线，即所有产品的崩溃电压是几乎一致的，那么产品性能就十分稳定了。
发明内容
本发明的目的在于提供一种电容器的制造工艺，旨在提高集成电路产品，尤其是电容器的电性能的稳定性、可靠性、和提高制造过程的良率。
考虑到产品失败的根源在于掺杂多晶硅破坏的晶粒边界，本发明采用一层很薄的非掺杂多晶硅层，作为保护层，覆盖在掺杂多晶硅极板上。
也就是说，我们用沉积掺杂多晶硅和非掺杂多晶硅替代原先的沉积掺杂多晶硅步骤，当然掺杂多晶硅依然是主体，非掺杂多晶硅只是一种保护层。
因为上述这二层薄膜都是都是多晶硅，所以二层多晶硅之间没有大的界面问题，例如，应力，扩散等问题。
在有些场合，二层之间的扩散是受到欢迎的，因为可以提高极板的电学特性。但禁止扩散到非掺杂多晶硅表面的晶粒。
本发明的主要流程为：
1-步骤一、有效区域处理(Active Area Formation)，
2-步骤二、栅极生成(掺杂多晶硅+硅化钨)，光刻，蚀刻，
3-步骤三、绝缘体氧化层沉积
4-步骤四、沉积掺杂多晶硅和非掺杂多晶硅以制作上极板
5-步骤五、上极板光刻、蚀刻
6-步骤六、ILD处理和接触窗光刻、蚀刻
7-步骤七、填入钨插脚和金属衬底处理
因为上述工序是在同一个设备反应室(Chamber)完成的，所以本发明是十分有效且易于实施，并且成本较低。
附图说明
图1为现有技术的PIP电容器的主要制造工艺流程，
图2为现有技术的典型的PIP电容器的结构示意图，
图3为现有技术的PIP电容器的电子显微镜照片，
图4为现有技术的PIP电容器的结构示意图，反映被挤出来的多晶硅颗粒，
图5为现有技术的PIP电容器的电子显微镜照片，反映被挤出来的多晶硅颗粒，
图6是现有技术制造过程中的PIP电容器接触窗蚀刻刚开始时的结构示意图，
图7是是现有技术制造过程中的PIP电容器接触窗蚀刻过蚀刻以后的结构示意图，
图8为现有技术的电子显微镜照片，希俯视图，
图9为是现有技术PIP电容器制成后的结构示意图，
图10为电子显微镜下，反映不平衡蚀刻最后的构造，
图11为现有技术的电容器容量和崩溃电压测试结果，
图12为现有技术的电容器崩溃电压的分布范围统计图表，
图13为本发明的PIP电容器的主要制造工艺流程，
图14为本发明的典型的PIP电容器的结构示意图，
图15为本发明的PIP电容器制成后的结构示意图，
图16为本发明的电容器的电子显微镜照片，
图17为本发明的电容器崩溃电压的分布范围统计图表。
具体实施方式
下面结合附图详细描述本发明，参见图13-图17。
如图13所示，本发明的主要流程为：
1-步骤一、有效区域处理(Active Area Formation)，
2-步骤二、由掺杂多晶硅和硅化钨所构成的栅极生成，光刻，蚀刻，
3-步骤三、绝缘体氧化层沉积
4-步骤四、沉积掺杂多晶硅和非掺杂多晶硅以制作上极板
5-步骤五、上极板光刻、蚀刻
6-步骤六、ILD处理和接触窗光刻、蚀刻
7-步骤七、填入钨插脚和金属衬底处理
其中，步骤四将原先的“沉积掺杂多晶硅”改变为“沉积掺杂多晶硅和非掺杂多晶硅”，当然掺杂多晶硅依然是主体，非掺杂多晶硅只是一种保护层，覆盖在掺杂多晶硅极板上。
非掺杂多晶硅层是很薄的一层，参见图14，约占电容器上下极板之间总厚度的10-20％，一般说来，大约是200-400。因为上述这二层薄膜都是多晶硅，所以二层多晶硅之间没有大的界面问题
因为上述提到的步骤四是在同一个机台上完成的，所以本发明简单有效地，其优点是十分明显的。
当然上述步骤四中所述的多晶硅沉积系采用化学气相沉积方法，而其掺杂可以是以下方法中的任意一种：一是在多晶硅沉积之后，采用高温扩散手段；二是在多晶硅沉积之后，采用离子植入方法；三是在多晶硅沉积反应的同时进行掺杂。
当采用同时掺杂的方法时，可以简化为在通含磷气体的情况下沉积掺杂多晶硅，然后在适当的时间关闭含磷气体即可。
图15为本发明的PIP电容器制成后的结构示意图，从图中可以看到过蚀刻以后形成的接触窗的深度是一致的，填入金属插脚以后，离绝缘体23有一段较远距离并且深度基本一致。
图16为本发明的电容器的电子显微镜照片，证明了图15中的结构示意图是和实际产品一致的。
图17为本发明的电容器崩溃电压的分布范围统计图表。由图17可知，崩溃电压集中在32V-40V。
因为没有像图12中那样有较多的30V以下的分布，这些测量数据经统计后，证明了采用本发明的制造工艺，所制成的产品的性能十分稳定、可靠
对实施例的描述仅仅是为帮助理解本发明，而不是用来限制本发明的。任何本领域技术人员均可以利用本发明的思想进行一些改动和变化，只要其技术手段没有脱离本发明的思想和要点，仍然在本发明的保护范围之内。
Claims (10)
1.一种电容器的制造方法，包含在集成电路芯片制造工艺中，其特征在于，形成电容器结构的步骤如下：
步骤一、有效区域处理：
步骤二、由掺杂多晶硅和硅化钨构成的栅极生成，光刻，蚀刻；
步骤三、绝缘体氧化层沉积；
步骤四、沉积掺杂多晶硅和非掺杂多晶硅以制作上极板和保护层；
步骤五、上极板光刻、蚀刻；
步骤六、层间介电层处理和接触窗光刻、蚀刻；
步骤七、填入钨插脚和金属衬底处理。
2.如权利要求1所述的电容器的制造方法，其特征在于，所述的步骤四中沉积掺杂多晶硅的步骤为先化学气相沉积，然后再掺杂。
3.如权利要求1所述的电容器的制造方法，其特征在于，所述的步骤四中沉积掺杂多晶硅的步骤为化学气相沉积的同时进行掺杂。
4.如权利要求3所述的电容器的制造方法，其特征在于，所述的步骤四中沉积掺杂多晶硅的步骤为在化学气相沉积的同时通含磷气体进行掺杂。
5.如权利要求4所述的电容器的制造方法，其特征在于，所述的步骤四为先通含磷气体化学气相沉积掺杂多晶硅，然后关闭含磷气体，沉积非掺杂多晶硅。
6.如权利要求1所述的电容器的制造方法，其特征在于，所述的步骤四中沉积非掺杂多晶硅以制作保护层，该保护层的厚度为电容器厚度的10-20％。
7.如权利要求1所述的电容器的制造方法，其特征在于，所述的步骤四中沉积非掺杂多晶硅以制作保护层，该保护层的厚度为200-400。
8.一种用权利要求1所述的方法制得的电容器，包含上极板、绝缘体、下极板，其中上极板为以化学气相方式沉积的掺杂多晶硅，其特征在于，该电容器结构中的上极板的外面还沉积有一薄的保护层，该保护层为非掺杂多晶硅。
9.如权利要求8所述的电容器，其特征在于，所述的电容器上极板的保护层的厚度为电容器厚度的10-20％。
10.如权利要求8所述的电容器，其特征在于，所述的电容器上极板的保护层的厚度为电容器厚度的200-400。
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Effective date of registration: 20111130 Address after: 201203 Shanghai Zhangjiang Road, Zhangjiang High Tech Park of Pudong New Area No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai Zhangjiang Road, Zhangjiang High Tech Park of Pudong New Area No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
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Granted publication date: 20070321 Termination date: 20180812 |
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