CN1297296A

CN1297296A - 同步数字传输设备中的超大规模交叉连接装置

Info

Publication number: CN1297296A
Application number: CN 00114059
Authority: CN
Inventors: 杨君怡; 刘丽丽
Original assignee: ZTE Corp
Current assignee: Shenzhen ZTE Microelectronics Technology Co Ltd
Priority date: 2000-02-01
Filing date: 2000-02-01
Publication date: 2001-05-30
Anticipated expiration: 2020-02-01
Also published as: CN1112782C

Abstract

本发明提供一种同步数字传输设备中的超大规模交叉连接装置,包括:输入数据转换块,实现从DIN总线下载数据,解复用,其中的可编程单元可按需对SIN和DOUT总线插入可编程延时,并分配给相应的数据存储器;输出数据转换块,在每个时隙选择输出数据送到DOUT总线上复用,其中的可编程单元可按需对SIN和DOUT总线插入可编程延时;微机接口块,实现外界CPU对芯片寄存器及联接存储器交换规律的配置;交换模块,实现数据的交叉连接。

Description

同步数字传输设备中的超大规模交叉连接装置

本发明涉及通讯传输领域，更具体地涉及同步数字传输(SDH)体系中的交叉连接装置。

在大型SDH传输设备中，需要有巨大的时分矩阵，而目前市场上提供的此类产品只有PMC公司的PM5371，它是2×2路的交叉连接芯片，多片级联最多可以实现8×8路PCM数据的全时隙交叉连接，无法满足大型传输设备的要求。其工作原理和结构在PM5371TUDX SONET/SDH TRIBUTARY UNIT CROSS CONNECT中有详细的介绍。

在上述2×2路交叉连接芯片只有2路数据输入(DINT和DINB)，输出2路数据(DOUTL和DOUTR)。芯片内有两个交换模块(SWITCHING ELEMENT)。其结构如图1所示。其中：INPUTBUS FORMATTER为输入数据转换模块，OUTPUTBUSFORMATTER为输出数据转换模块，MICRO INTERFACE为微机接口模块，SWITCHING ELEMENT为交换模块，TIME SWITCH为时间切换模块。

每个交换模块中含两个两个数据存储器和一个联接存储器，其结构如图2所示。其中：DATA MEMORY为数据存储器，CONNECTION MEMORY为联接存储器，TIMINGGENERATOR为时钟产生电路，OUTPUT MUX为输出选择块，COMMON BUSINTERFACE为与微机的总线接口。每个数据存储器是两片270×8的单口RAM(称为page1和page0)用来接收一路输入数据。单口RAM在同一时间只能进行读操作或者写操作，不能同时又读又写。以接收DINT为例，先把第一行数据码流以19M速率写入page0，同时以19M速率读page1；接下来把第二行的数据码流以19M速率写入page1，同时以19M速率读page0。Page0和page1的写地址由地址计数器产生，读地址是联接存储器CM的内容。如此循环往复，就实现“顺序写入”功能。

联接存储器(简称CM)用来给数据存储器(简称DM)提供读地址控制，从DM中读出所需时隙的数据，即“控读”。通过“顺写控读”，芯片输出的数据是对输入数据进行时隙和路的交换的结果。每个联接存储器是由两片270×8单口RAM(称为page0和page1)实现的。芯片的交换配置信息由CPU先写入CM的page0，同时page1以19M速率执行读操作，读出的内容是DM的读地址。然后切换PAGE信号(通过软件或硬件方式)，CPU再配置CM的page1，同时page0以19M速率执行读操作，读出的内容是DM的读地址。如果再切换PAGE信号，则page1以19M速率执行读操作，读出的内容是DM的读地址。总之，只有切换PAGE信号，才能使配置的交换信息读出来控制芯片的输出数据。

本发明的目的是提供一种能提供更多路数据输出的交叉连接装置，它是一种可单独使用，也可以级联成更大规模的交叉矩阵，以适应大型SDH传输设备的需要。

本发明提供的交叉连接装置由四大模块组成。分别是输入数据转换模块、输出数据转换模块、微机接口模块和交换模块。其中：

输入数据转换模块，主要实现从DIN总线下载数据，解复用，并分配给相应的数据存储器，其中的可编程单元可按需要对DIN和SOUT总线插入可编程延时；

输出数据转换模块，在每个时隙选择输出数据送到DOUT总线上，复用，其中的可编程单元可按需对SIN和DOUT总线插入可编程延时；

微机接口模块，实现外界CPU对芯片寄存器及联接存储器交换规律的配置；

交换模块，实现数据的交叉连接。它是由逻辑上完全相同的多个交换模块组成，交换模块包括多个数据存储器和一个联接存储器。

数据存储器和联接存储器由双口RAM及其读写控制逻辑实现。

与现有技术水平相比，本发明提供的交叉连接装置能够改善系统性能、降低产品成本、单片最多可实现16×16路交叉连接。具体而言，与PM5371相比，具有下述优点：

1、PMC公司的PM5371是2×2路的交叉连接芯片，最多可级联成8×8的交叉连接矩阵，在功能上无法满足大型系统的需求，并且价格昂贵，单片价为$72；本发明单片最多可做成为16×16路交叉连接芯片，相当于64片PM5371的功能，本发明提供的交叉连接装置通过级联可实现64×64路数据的交叉连接，而成本却只有单片PM5371的一半。

2、与PM5731相比，本发明提供的RAM的片数较少，最终能在单片上实现16×16的交叉连接，PMC的方案无法在单片上容纳那么多的RAM，因而无法在单片上实现16×16的交叉连接。

以下将结合附图和实施例对本发明做进一步详细的描述。

图1是PMC2×2芯片PM5371的结构示意图

图2是图1所示芯片的交换模块结构示意图

图3是本发明的一种实施例——16×16芯片的结构示意图

图4是图3所示芯片的数据存储器结构示意图

图5是图6所示芯片的联接存储器高7位结构示意图

图6是图6所示芯片的联接存储器低8位结构示意图

下面以实现16×16交叉连接的交叉连接装置为例，详细介绍本发明的技术方案：

如图3所示，在16×16交叉连接芯片中，共有8个交换模块，如图3中虚框所包围的S01至S08所示，每个交换模块包括8个数据存储器DM和一个联接存储器CM，以S01为例，它包括8个数据存储器DM11到DM81，及一个联接存储器CM1，可以实现16×2路数据的交叉连接。8个交换模块就可实现16×16路数据的交叉连接。

数据存储器(DM)：数据存储器(DM)是实现数据交换的核心部分。其功能是顺序接收输入数据码流。输入数据在DM中存放的位置就对应输入时隙，即“顺写”。每个16×16芯片共有8个结构功能完全一致的交换模块，每个交换模块含8片DM，每个DM储存两路输入数据，其中：DM11、DM12、DM13、DM14、DM15、DM16、DM17、DM18储存DIN1和DIN2数据，DM21、DM22、DM23、DM24、DM25、DM26、DM27、DM28储存DIN3和DIN4数据，DM31、DM32、DM33、DM34、DM35、DM36、DM37、DM38储存DIN5和DIN6数据，DM41、DM42、DM43、DM44、DM45、DM46、DM47、DM48储存DIN7和DIN8数据，DM51、DM52、DM53、DM54、DM55、DM56、DM57、DM58储存DIN9和DIN10数据，DM61、DM62、DM63、DM64、DM65、DM66、DM67、DM68储存DIN11和DIN12数据，DM71、DM72、DM73、DM74、DM75、DM76、DM77、DM78储存DIN13和DIN14数据，DM81、DM82、DM83、DM84、DM85、DM86、DM87、DM88储存DIN15和DIN16数据。

每一个DM由1080×8的双口RAM实现。分为Ⅰ区(page0)和Ⅱ区(page1)，DM的结构如图4所示。19M数据按照幀结构中排列顺序用38M时钟间隔采样，这样可在14us(传送STM-1帧结构中一行数据所需的时间)的周期内将两路数据写入540个DM地址。读DM的频率也是38M，所以在14us的周期内从540个DM地址读出两路数据。即A口总在写，在14us内写完两路的page0，再用14us写两路的page1。B口总在读，在14us内读完两路的page1，再用14us读两路的page0。如此循环。A口的写地址是地址计数器加地址偏移量产生。B口的读地址是CM的内容CD[8：0]加地址偏移量产生。根据CM给的IDLE信号判定是否需读DM，再由CM送的TOP[3：0]决定读取哪一路的DM。从DM读出的38M数据经分选变为两路19M数据，送给输出数据转换块。

联接存储器(CM)：CM是控制交换规律的核心。其功能是通过送给DM读地址来控制从DM中读出所需时隙的数据，即“控读”。通过“顺写控读”使芯片输出的数据是对输入数据进行时隙和路的交换的结果。A口与CPU操作，B口与DM通信。芯片交换配置信息由CPU写入CM。CM是540×15的双口RAM，由于CPU的数据总线是八位的，所以CM分为高7位和低8位，分别由540×8双口RAM和540×7双口RAM组成，其结构分别如图5、图6所示。芯片共有8片高位CM和8片低位CM。CM的地址对应于输出时隙，CM的内容对应输入时隙。CM的A口可读可写，B口只能读。CM为DM提供读地址、TOP和IDLE信号，实现“控读”。为输出数据转换块提供MAKE信号。

CM的地址分配由CPU的地址总线A[13：0]给出。

CM地址分配A[13：0]：

A[10：1]为CM地址：040H-25BH。

A[0]选择CM的高端和低端：A[0]=0为低端，A[0]=1为高端。

则CM地址分配为：

交换模块1A[13：0]=0080H-04B6H(低端)；0081H-04B7H(高端)

交换模块2A[13：0]=0880H-0CB6H(低端)；0881H-0CB7(高端)

交换模块3A[13：0]=1080H-14B6H(低端)；1081H-14B7H(高端)

交换模块4A[13：0]=1880H-1CB6H(低端)；1881H-1CB7(高端)

交换模块5A[13：0]=2080H-24B6H(低端)；2081H-24B7H(高端)

交换模块6A[13：0]=2880H-2CB6H(低端)；2881H-2CB7(高端)

交换模块7A[13；0]=3080H-34B6H(低端)；3081H-34B7H(高端)

交换模块8A[13：0]=3880H-3CB6H(低端)；3881H-3CB7(高端)

交换配置信息低8位(CD0-CD8)由CPU写入CM，从CM的B口读出后作DM的B口读地址。对应于DIN1-DIN16的输入时隙。

交换配置信息高7位(MAKE、IDLE、TOP3、TOP2、TOP1、TOP0、CD8)也由CPU写入CM。其中TOP3，TOP2，TOP1，TOP0决定该时隙交换模块取哪一路输入数据。

IDLE为插入空闲码字节控制信号。当IDLE=0，DOUT为正常数据输出，DOUT是DM的内容，CD0-CD8作为DM的读地址；IDLE=1，DOUT输出为IDLE模式，CD0-CD7作为数据直接输出到DOUT端。

MAKE控制交换模块是否按时隙要求输出，只有当MAKE为1，该交换模块有输出，相应的DOUT选择交换模块的输出。否则DOUT选择相应的SIN的内容。

本发明所提供的技术方案可实现多种其他规格的交叉连接装置，例如：

实现16×8的交叉连接时只需把交换模块减到4个，各模块功能不变；

实现16×6的交叉连接时需把交换模块减到3个，各模块功能不变；

实现16×4的交叉连接时需把交换模块减到2个，各模块功能不变；

实现16×2的交叉连接时需把交换模块减到1个，各模块功能不变；

实现8×8的交叉连接时要把输入数据块和输出数据块的信号线变为8根，交换模块减到4个，而且每个交换模块内的数据存储器也减为4个，各模块功能不变；

以及其他类似的各种变通方式。

本发明提供的交叉连接装置可用现场可编程门阵列(FPGA)或专用集成电路(ASIC)来实现。

Claims

1、一种同步数字传输设备中的超大规模交叉连接装置，包括：

交换模块，实现数据的交叉连接；

其特征在于所述的交换模块由逻辑上完全相同的8个交换模块组成，每个交换模块包括8个数据存储器和1个联接存储器。

2、一种同步数字传输设备中的超大规模交叉连接装置，包括：

交换模块，实现数据的交叉连接；

其特征在于所述的交换模块由逻辑上完全相同的4个交换模块组成，每个交换模块包括4个数据存储器和1个联接存储器。

3、如权利要求1或2所述的超大规模交叉连接装置，其特征在于所述的数据存储器使用的是双口RAM及其读写控制逻辑。

4、如权利要求1或2所述的超大规模交叉连接装置，其特征在于所述的联接存储器使用的是双口RAM及其读写控制逻辑。