CN1285115C - 控制栅极线解码器 - Google Patents

Abstract

本发明是一种用于一双MONOS闪存阵列的控制栅极线的解码器。连接到存储器的每个控制栅极线的解码器单元被控制以提供选择、越控及未选择电压，以执行读取、编程和清除操作。解码器单元被划分成奇数及偶数寻址，其中个别的电压可施加于邻近的存储器单元的控制栅极。越控电压(其防止一已选择单元操作免于受到相邻存储器单元储存区影响)可施加于紧邻已选择单元的控制栅极上，未选择电压可施加超出紧邻单元上，以进一步防止远端单元中的扰乱情形。

Description

控制栅极线解码器

技术领域

本发明涉及半导体存储器的集成电路设计，并且特别涉及一种双栅极存储器单元的控制栅极解码器，并且尤指一种双MONOS(金属氧化物-氮化物-氧化物半导体)EEPROM。

背景技术

闪存及MONOS EEPROM两者由单元阵列所组成，其中各个单元可独立的编程及读取。选择晶体管可加入到该阵列中，以切断在线路上的电容，并且可用于使单元清除掉，金属氧化物半导体(MOS)场效应晶体管为两种EEPROMS型式的个别存储器单元，快闪MOS晶体管包含有一源极、漏极及浮动栅极，且具有一个连接到字线(WL)的控制栅极，不同的电压施加在字线上，以利用二进制“1”或“0”编程该单元、或清除该单元。

在传统MONOS MOS晶体管中，在MONOS器件中控制栅极下的可编程器件为一氮化层，如图1所示，其系为一双MONOS阵列之横剖面图，双MONOS存储器单元系由具有一左及右器件(CG_L及CG_R)的控制栅极CG所组成，其在两个个别的区(ML及MR)下，控制栅极CG使用作为混合氮化层中的储存区，位线扩散BL系位于控制栅极CG下，且一独立的多晶硅字线WL系位于相邻单元的控制栅极之间。美国专利第6,011,725号(Eitan)之阵列结构，系指出一种多晶硅字线设计于单元的控制栅极上，以连接到字线WL。一种双MONOS存储器结构系揭露于美国专利第6,248,633号(Ogura等)中，施加于控制栅极CG以结合字线WL及位线BL电压的各种电压，系用于以二进制“1”或“0”而编程左及右单元器件。分开的字线多晶硅提供一额外的控制，以使能控制栅极的操作。

美国专利第6,248,633号(Ogura等)系揭露一种双MONOS单元结构，其系具有一个超短控制栅极沟道，且具有弹道电子注入到氮化物储存区及快速低电压编程。美国专利申请案号第10/099,030号，其申请日为2002年3月15日，系揭露提供一种单元选择及操作之方法，以在MONOS存储器单元中获得宽编程带宽及EEPROM清除能力。美国专利申请案第09/810,122，其申请日为2001年3月19日，系揭露非挥发性存储器之阵列结构及其操作方法，该操作方法系使用一金属位扩散阵列。

在行和列阵列中的EEPROM存储器单元，可连接为各种结构例如NAND或NOR，其两者对于控制栅极及字线均需要不同的解码策略。在一NAND排列中，在一个列中的单元系串联连接一单元的源极，以连接到下一行中单元的漏极。控制栅极(MONOS EEPROM的)系连接跨越各列沿着字线以一行连接，以致于必须选择一字线行中的所有单元。该字线解码器为一字线提供一选择电压，同时施加一越控电压到一区块中的所有其它未选择字线上。

另一个形式的解码器系用于与NOR型存储器结构结合，其中一行中的单元的控制栅极被连接。在一列中的单元的漏极系连接到一位线，且在一行中的单元的源极连接一起。在此典型的NOR排列中，一解码器将会通过选择一字线而选择一行，而未选择所有其它字线。

发明内容

本发明之一主要目的，系在于提供一种双MONOS EEPROM存储器阵列的控制栅极线解码器。

本发明之另一目的，系在于提供一控制栅极线解码器，其系在读取及编程操作期间考虑到在一字线内的一个或更多个位选择。

本发明之又一目的，系在于提供一种2位清除的控制栅极线解码器。

本发明之又一目的，系在于提供一种区块清除的控制栅极线解码器。

本发明之又一目的，系在于提供一种控制栅极线解码器，以包含一双位存储器阵列的电压选择要求。

本发明之又一目的，系在于提供一种控制栅极线解码器，其系可在左及右相邻控制栅极上越控电压。

根据本发明，提供一种用于包含有双MONOS闪存单元的阵列的控制栅极线解码器，包括：

a)一解码器，用于一存储器阵列的多个控制栅极线；

b)该控制栅极线连接到在该存储器阵列中的多个双MONOS存储器单元；

c)该解码器包含多个解码单元，该多个解码单元连接到多个该控制线；

d)该多个解码单元划分为多个奇数及多个偶数指派的地址，这些地址配合该存储器单元的地址；

e)该多个奇数指派地址解码单元把一低电压或一奇数指派电压连接到具有奇数指派地址的控制栅极线；

f)该多个偶数指派地址解码单元把该低电压或一偶数指派电压连接到具有偶数指派地址的控制栅极线。

在一个较高密度双位型式阵列中，例如图1所示的一种双MONOS存储器阵列，一单元的一位线系被共享于称之为”hard bit”(硬位)的两个储存区之间。一已选择存储器单元需要特定的电压条件，不仅在已选择单元的位线上，而且也在相邻单元的位线上。相邻单元的位线系与已选择单元的已选择储存区相邻。因此，若选择一个单元的左硬位时，则相邻单元在左边，且若选择一个单元的右硬位时，则相邻单元在右边。

在一个单独硬位操作期间，当一个相邻位线提供漏极电压时，一个位线提供源极电压。双位型式阵列系与NOR型式结构相似，其中在一字线下通过的所有位线扩散区系分别连接到一个别的位线处，但不同于NOR，其中在一列中所有扩散区连接到一相应位线。在一个矩阵结构中，字线系连接到一行中的所有字线多硅晶分段，且因此通过字线的结构可选择一行阵列。然而，一单元的每个控制栅极从一行的字线中分离，而经过与字线垂直并与位线平行的控制栅极线(CG)连接各列。这允许在存储器单元的行内选择特定控制栅极线。

控制栅极选择与在NOR形式矩阵结构中的位线选择相似，要求是在单独硬位操作期间具有相邻单元位线电压及已选择单元电压。若在一特殊模式期间选择一个Y单元时，则一个Y控制栅极线将会保持已选择电压VCGs，而同时对应相邻单元的控制栅极可被施加一越控电压VCGo。已选择字线决定所选择的行，但控制栅极线决定该行中已选择的列。在提供一个正确电压于控制栅极线上中，特别设计用于控制栅极线的一解码器需要连接到该存储器矩阵。

在读取及编程两种操作条件下，一MONOS存储器需要把一种特别的越控电压施加于控制栅极，该控制栅极相邻于已选择单元的控制栅极。若一单元的左储存区被选择要读取或编程时，储存区左侧的相邻控制栅极需要一越控电压，及类似地，假使该右边储存区被选择时，在右边的相邻控制栅极需要越控电压。

在一读取操作期间使用的越控电压会防止邻近相邻单元影响被选择要读取的单元。在一编程操作及一清除操作期间，越控电压系使用于邻近单元上，以防止已选择单元影响未选择邻近单元。对于一个读取操作而言，一越控电压施加于一相邻单元的控制栅极上，其系大于已选择单元的控制栅极电压，以防止相邻单元影响已选择单元的读取操作。对于一个编程操作而言，一越控电压施加于相邻单元的控制栅极上，其系小于已选择单元的控制栅极电压，以防止选择相邻单元。

有许多不同的设计用于选择左或右储存区用于读取和编程操作，在图2A中，选择单元[x]的左侧，且一个策略是简单将控制栅极越控电压只施加到已选择单元的紧接邻近单元。于邻近的单元上的位线电压可为相同的电压，因为一左/右越控选择系通过控制栅极。如图2B所示的一第二结构系施加相同的越控电压于已选择单元的左及右邻近两边，且通过BL电压区分越控单元的位置。这些两种策略在使用此处提出的解码方案的情况下是可能的。

同时清除一双MONOS存储器单元的左及右器件需要一负电压施加于相应的控制栅极上，且需要一正电压施加于对应的位线上。未选择的控制栅极可保持在0V上，而不考虑一越控电压。

在读取或编程期间，解码器系提供越控电压于邻近单元的左及右控制栅极两者上，或只在紧邻的已选择控制栅极器件的控制栅极上施加。控制栅极解码器为任何未选择单元(不包含越控单元)提供一未选择电压，一般为0V。与一个别的控制栅极线结合的控制栅极解码单元包含有两区块的传送晶体管。

依据电压选择及时间需求，一解码器单元的区块可实现为一单独高电压晶体管或一互补传送栅极。一个区块使用PMOS晶体管作为主要部件传送高电压，该晶体管在源极使用高控制栅极电压并且使用连接到相应存储器单元的控制栅极线作为漏极。经过解码器区块的高控制栅极电压系为读取或编程期间使用的已选择及越控栅极电压、及在清除期间的未选择单元电压。

解码器单元的第二区块把低电压传送到控制栅极线，且具有一NMOS晶体管作为基础的部件，其使用低控制栅极电压用于源极偏压以及控制栅极线用于漏极连接。两个区块共享由逻辑电路所提供的一输入信号YCG，逻辑电路在高及低电压间切换控制栅极线。控制栅极解码器以其本身而言，系为解码器单元阵列，其系平行于存储器阵列，且对于每一控制栅极线具有一解码器单元。一群控制栅极解码器具有单独的YCG输入信号，以致于对应的控制栅极线可选择性地连接到正确的电压。属于偶数控制栅极线的偶数解码器单元皆具有连接到一单独VCGHIEV线的高电压线。类似地，属于奇数控制栅极线的奇数解码器单元皆具有连接至一单独VCGHIOD线的高电压线。因此，一单元(不论偶数或奇数)，在相同时间时可具有已选择控制栅极高电压，其邻近单元会察觉一个越控一控制栅极的不同高电压。在本发明的控制栅极解码器结构中，解码器单元的所有低电压线系连接到一单独VCGLO线，而不需考虑到奇数或偶数单元，本发明双MONOS存储器的低电压在读取或编程期间施加于所有未选择单元、且在清除模式期间施加于已选择单元。

附图说明

本发明将由下列配合附图的说明而更清楚地被了解，其中：

图1为现有技术双MONOS阵列之横剖面图。

图2A及图2B为现有技术双MONOS阵列的横剖面图，显示本发明已选择单元的电压及紧邻单元的越控电压。

图3A到图3E显示本发明不同型式的传送晶体管。

图4显示子单元控制栅极解码器的结构，其连接到本发明的存储器阵列。

图5A为本发明一CGHI开关之方框图。

图5B为连接到本发明多个子单元的一控制栅极解码器的一CGHI开关之方框图。

图6A为本发明CGLO开关之方框图。

图6B为本发明CGLO开关之结构示意图。

具体实施方式

图1显示现有技术双MONOS存储器阵列之基本横剖面图。在一阵列中的每个单元(例如：单元[x])，系包含有两储存区(存储器单元)，其系为分别在左ML上及在右MR上的氮化层。两储存区(存储器单元)系在具有左及右侧器件CG_L及CG_R的控制栅极CG下的氧化层。位线扩散区BL系位在控制栅极CG及字线多晶硅WL下。字线WL系在控制栅极上且将个别存储器单元的控制栅极分开。对于读取及编程两者的操作条件而言，双MONOS存储器施加一越控电压VCGo到未选择邻近控制栅极CGo，该控制栅极CGo靠近在一阵列中的已选择单元的控制栅极CGs。

在读取及编程两者操作期间，有多种结构用于选择一单元的左或右侧。图2A及图2B说明本发明用于选择单元[x]的左侧Ms之两种结构。若单元[x]的左控制栅极CG_L系选择以读取或编程时，左侧的邻近控制栅极则成为越控控制栅极CGo，需要一越控电压VCGo，该电压不同于已选择单元控制栅极电压VCGs及一未选择单元控制栅极电压VCGu，类似地，若选择右侧单元CG_R，在已选择单元控制栅极CGs右侧上的邻近控制栅极则需要一越控电压VCGo。所描述的该策略只是施加越控电压VCGo到已选择单元的紧邻单元。因此，在邻近单元上的两个位线电压可等于VBLo，其是由于左或右越控选择经过控制栅极。

说明于图2B的一第二结构系施加相同的越控电压VCGo于左及右邻近控制栅极CGo上，且通过位线电压区分越控单元的位置。这两种策略可能使用在此所提的解码结构，但为了简便，将重点使用第二CG控制栅极解码结构，其把越控电压施加于两个邻近控制栅极，而不管已选择单元部件是左侧还是右侧。

电压条件	选择的VCG	越控邻近VCGo	其余的未选择VCGu
				读取	VCGHIA＝1.5V	VCGHIB＝3.0V	VSS＝0V
编程	VCGIHC＝5.0V	VCGHID＝2.5V	VSS＝0V
				清除	VCGLOA＝-3.0V	----	VCGHIE＝0V

表1

控制栅极的一般电压条件系摘录于表1中。所有操作模式需要一传送晶体管单元不是传送一高电压VCGHI就是传送一低电压VCGLO到一个个别的控制栅极线。在读取期间VCGHI＝VCGHIA(其约1.5V)、或VCGHI＝VCGHIB(其约3V)，用于选择和越控电压。在编程期间VCGHI＝VCGHIC(其约5.0V)、或VCGHI＝VCGHID(其约3.0V)，用于选择和越控电压。在读取或编程期间，低电压VCGLO＝VSS系连接作为一未选择电压，且在清除期间一选择电压为VCGLO＝VCGLOA(约-3V)。在清除期间，未选择电压系为VCGHI＝VCGHIE(约在0到3V的范围中)。依据模式使电压VCGHI在VCGHIA、VCGHIB、VCGHIC、VCGHID、及VCGHIE之间切换。电压VCGLO在VSS及VCGLOA之间切换。

图3A系为用于传送VCGHI或VCGLO到一特别控制栅极线CG[X]的解码单元的一符号，图3B系为解码单元之结构示意图，且由两晶体管所组成：用于传送VCGHI的一第一晶体管10及用于传送VCGLO之一第二晶体管12，图3C系显示解码单元作为一种类似由一PMOS及一NMOS晶体管所组成单元的反相器。PMOS晶体管源极系连接到VCGHI，且NMOS晶体管源极连接到VCGLO。两晶体管的两漏极系连接穿过到一控制栅极线CG[x]，且两栅极系连接到输入信号YCG[Y]。若YCG输入系为高(VCGHIF大于或等于VCGHI)，则VCGLO传送到控制栅极，且若YCG系为低(小于或等于VCGLO)，则VCGHI传送到控制栅极线CG[X]。通常，电平移位器会将逻辑信号从一高VDD升高到VCGHIF，且降低0V到VCGLOA(在清除期间0V或-3V)，以产生YCG信号。

PMOS晶体管的基板可能连接到一相对应的VCGHI源极，及NMOS晶体管可能连接到一相对应的VCGLO源极。然而，在读取或编程期间选择不同单元之间，该VCGHI电压可在一选择及越控电压之间切换，且会携带一相当大的基板负载。因此，所有PMOS基板系一起连接到VCGHIF(系为在读取或编程模式期间的最高VCGHI电压)。NMOS基板亦一起连接到VCGLOA(系为在读取和编程模式期间的最低电压，在读取或编程期间VCGLOA＝VSS或更小，且在清除期间为-3V)。

图3C中的PMOS晶体管及NMOS晶体管可代替为一互补开关(或CMOS传输门)，如图3D及图3E所示。PMOS及NMOS两者晶体管需要成为一高电压器件，以抵挡在编程和清除期间的电压极限。在读取期间，当使用一较低的VCGHI时(系为较靠近PMOS器件的临限电压)，传送晶体管的较低驱使力可为一个需要考虑的事。较快的操作可通过一互补逻辑，及一YCG的较高ON电压，及甚至一VCGHI的定时过冲来获得。有可能将所有解码器的VCGHI线预充电到操作模式的最高电压(在读取期间的VCGHIB或在编程期间的VCGHIC)，以致于充电到VCGHI线的时间不会造成一个时间的问题。在清除期间，当一解码单元传送过未选择控制栅极电压VCGu时，若VCGHIE接近或低于PMOS晶体管的临限电压时则需要一互补开关。

图3E系为沿着如图3D的相同线路，并且进一步以一传输门代替简单NMOS晶体管12。当电压较高且靠近NMOS晶体管的临限值时，这提供电压VCGLO的较快传送。这使得可以把比NMOS晶体管的临限值高的高电压传送到CG[x]。以此方式，电压VCGLO可用于利用清除操作显著地传送低或高电压(VCGs或VCGu)。

图4系显示连接到一存储器阵列的一子单元控制栅极解码器结构的例子。不论是紧邻的邻近控制栅极或是两个邻近的控制栅极线被升高到一高越控电压VCGo，已选择单元的控制栅极将会有一个与越控的邻近单元不同的高电压VCGs。因此，对于所有奇数单元而言，解码单元的所有VCGHI线(如图3A所示)系连接到一高电压线VCGHIEV，且将所有奇数单元控制栅极线的高电压线VCGHIOD分开。依据已选择单元为奇数或偶数，VCGHIEV及VCGHIOD线将会在正确选择电压VCGs及越控电压VCGo之间切换，以用于读取或编程操作，详见表2。

		VCGHI_SWITCH Output		VCGLO utput
					已选择CG[X]	BL_OD	已选择VCGs	越控VCGo	其余的未选择VCGu
X＝0，2，4，......读取/编程	“L”	线：VCGHIEV＝VCGHIA/VCGHIC	线：VCGHIOD＝VCGHIB/VCGHID	线：VCGLO＝VSS/VSS
					X＝1，3，5，......读取/编程	“H”	线：VCGHIOD＝VCGHIA/VCGHIC	线：VCGHIEV＝VCGHIB/VCGHID	线：VCGLO＝VSS/VSS

表2

图5A系为一种CGHI开关之方框图，其系自输入电压VCGHIA、VCGHIB、VCGHIC、VCGHID及VCGHIE及BL-OD的操作模式、读取、及清除的输入信号中产生正确VCGHIEV及VCGHIOD电压。当BL_OD为低”L”时，已选择单元则为奇数，及其相对应的位线BLs及控制栅极CGs则为奇数。然后已选择单元电压VCGs施加于VCGHIOD，且越控单元电压VCGo＝VCGHIEV。以类似方式，当BL_OD为高”H”时，已选择存储器单元则为奇数，且相对应的位线BLs及控制栅极CGs为偶数。然后已选择单元电压VCGs施加于VCGHIEV及越控单元电压VCGo＝VCGHIOD。在读取或编程期间，所有剩余未选择单元CGu的控制栅极系在一低电压VCGu＝VSS，其系穿过连接到该VCGLO线。由于选择及越控电压被承载在分离的线路上，所以解码器的传送晶体管只需在由YCG输入信号所控制的VCGLO及VCGHI之间开关，其中在偶数单元控制栅极VCGHI＝VCGHIEV，及在奇数单元控制栅极VCGHI＝VCGHIOD。

只要单元解码单元排列在Y的群组中时，其中Y系为一大于或等于4的偶数(一已选择单元+一具有越控控制栅极的单元+两个未选择单元，或一已选择单元+两个具有越控控制栅极的单元+一未选择单元)，则在一已选择控制栅极子单元解码器(显示于图5A中)中可同时读取及编程Y单元中的一个。若具有Y解码器的M群组时，则在已选择子单元中同时读取或编程M个单元。到解码器的输入YCG[y](其中y＝0.....Y-1)系连续地连接到个别解码单元，以致于控制栅极CG[m*Y+y](其中m＝0....M-1)对应地解码输入信号YCG[y]。已选择控制栅极及未选择邻近控制栅极CGo的相对应YCG[y]输入信号可被选择成为一低”L”，以允许施加VCGHI电压。在群组H中YCG信号的剩余部份，会传送VCGLO到未选择单元Cgu。对于第一左/右控制栅极解码结构而言(其中CG[m*Y+y]系为一选择控制栅极线)，YCG[y]系为低。若选择左单元，则YCG[y-1]为低而所有其它YCG信号为高。若选择右单元时，则YCG[y]及YCG[y+1]为低而所有其它YCG信号为高。对于其中两个邻近者被带到越控电压的结构，除了已选择单元YCG[y]以外，YCG[y-1]及YCG[y+1]也为低。对于两种结构而言，若已选择存储器单元在y＝0的子组群中为第一，则左邻近存储器单元在左邻近子群组y＝Y-1中；及若已选择单元在一子群组Y-1中是最后一个时，则右邻近单元在右邻近子群组y＝0中。在考虑存储器阵列的边缘及子区块内的冗余单元时必须小心。有可能将分别的YCG信号到左边缘控制栅极(CGEL)及右边缘控制栅极(CGER)，例如YCGEL及YCGER。以及用于冗余CGR[0....R-1]的各个YCGR[0..R-1]信号，其中R等于在一子区块内的冗余单元数目。

图5B系为一连接到数个子单元的一控制栅极解码器的CGHI驱动器的方框图，其中S等于子单元的数目。在从多个子区块中选择一子区块时，在读取或编程操作期间可以把到每个控制栅极子单元解码器的低态有效YCG信号与一个低态有效子单元信号SU[s](其中s＝0....S-1)进行ORed，以致于只有当子区块的对应子单元信号SU[s]在读取及编程操作期间为用于低态有效操作的”L”时，YCG[y]为低”L”。如表2所示，图6所示的一CGLO开关并不是读取及编程操作的不可缺的部分，因为在已选择及未选择子单元内的所有未选择存储器单元CGu需要相同的低电压VSS，而不需顾虑到控制栅极线的选取。在如表3所示的清除条件期间，具有子单元使能输入信号YCGLOEN的CGLO开关成为有效的，当CGLO开关产生施加到选择控制栅极CGs的VCGLO电压时，CGHI驱动器产生VCGHIEV及VCGHIOD以提供未选择CGu电压。

已选择CG[X]	已选择CG[X]电压	其余的未选择CG[X]
			X＝0，1，2，3，4，.....	线：VCGLO＝VCGLOA	线：VCGHIEV＝VCGHIOD/VCGHIE

表3

在已选择控制栅极电压VCGs的清除模式期间，所标示于图6中的CGLO_SWITCH切换一输出电压VCGLO到VCGLOA(大约-3V)。然而，若非这样的话，则电压VSS及VCGLO的传送晶体管(具有输入YCGLOEN及YCGLOEN_X)可用于在VSS及VCGLOA之间切换。已选择子单元的输入YCGLOEN为高(VDD)，以允许该电压VCGLOA传送到控制栅极解码器VCGLO。若未选择子单元并且信号YCGLOEN为低的时(小于或等于VCGLOA)，则VCGLO＝VSS，以致于通过YCG[x](如图4所示)选择的单元被传送未选择单元电压VSS。在读取或编程操作期间，输入信号YCGLOEN的状态可保持相同，使得VCGLO等于VSS，无论选择哪个子单元，如表4所示的。

电压条件	VCGLO	YCGLOEN	所有单元VCGLOA
				读取/编程	VSS	VCGLOA	VSS至-3V
清除	-3V常数或可控制	VDD/VCGLOA	-3V

表4

在清除模式期间，若在一WL中所有单元要被清除，控制栅极电压VCGLOA仅需降低到一个正确的选择清除电压(约为-3V)，并且所有解码器输入信号YCG[0....Y-1]设定为高以传送电压VCGLOA到所有已选择控制栅极CGs。然而，与读取及编程模式中一样，在Y控制栅极群组中的一控制栅极可被选择用以通过相对应的目前高态有效的解码器输入信号清除，以致于YCG[y]为高且剩余的输入信号YCG为低。通过用于VCGLOA开关的一输入信号YCGLOEN(高态有效)选择子单元，以传送VCGLOA＝-3V到VCGLO，其连续传送到已选择单元控制栅极。对于未选择子单元而言，YCGLOEN为低且传送VSS到VCGLO，其VCGLO被施加于未选择控制栅极。应注意的是，在任何操作模式期间的这些电压条件下，只有在该一个时间需要子单元的一低电压。因此，只有一VCGLO线连接到子单元中的所有解码单元。然而，若清除的结构相似于读取和编程，并且一邻近单元需要与已选择单元及其它未选择单元不同的低电压，则可提供分离的VCGLOEV及VCGLOOD线。代替一单独VCGLO线的分离VCGLOEV及VCGLOOD线甚至可使用于读取或编程操作中，例如，如果需要另一个未选择电压。

在此描述的变型中，在编程及读取期间，对于低态有效输入信号而言，子单元选择可被逻辑地与YCG[0..Y-1]结合。在清除期间，通过到VCGLO开关的YCGLOEN输入信号可以使能子单元选择。然而，在清除期间，对于YCG输入信号，有可能与子单元选择结合以提供高态有效输入信号。类似地，若每个子单元具有其单独的VCGHI开关(具有使能信号YCGHIEN)，则未选择子单元的电压VCGHI可切换到一未选择子单元电压。

表5显示由控制栅极解码器所提供的已选择及未选择控制栅极的电压清除条件的总结。这些电压条件的情况包括有一个存储器单元中的所有单元被清除，所有子单元中的Y个单元中的一个单元被清除，已选择子单元中的Y个单元中的一个单元被清除，所有子单元中的Y个单元(奇数或偶数)中的一个单元被清除，已选择子单元中的Y个单元(奇数或偶数)中的一个单元被清除。

电压清除条件	已选择控制栅极(CGS)	在未选择子单元中相对应的CG	未选择的剩余部份	未选择邻近控制栅极	YCGLOEN
						V1.所有单元	VCGLO＝VCGLOA-3V	------	------	------	所有皆高
V2.在所有子单元中Y中的1个单元	VCGLO＝VCGLOA-3V	------	VCGHI＝2.5V	------	所有皆高
						V3.在已选择子单元中Y中的1个单元	VCGLO＝VCGLOA-3V	VCGLO＝VSS＝0V	VCGHI＝2.5V	------	已选择子单元YCGLOEN高
V4.在所有子单元中Y中的1个单元BL_OD＝0VBL_OD＝VDD	VCGLO_EV＝-3VVCGLO_OD＝-3V	------	VCGHI＝VSS＝0V	VCGLO_OD＝2.5VVCGLO_EV＝2.5V	所有皆高
						V5.在已选择子单元中Y单元中的1个单元BL_OD＝0VBL_OD＝VDD	VCGLO_EV＝-3VVCGLO_OD＝-3V	VCGHI＝VSS＝0V	VCGHI＝VSS＝0V	VCGLO_OD＝2.5VVCGLO_EV＝2.5V	已选择子单元YCGLOEN高

表5

虽然已经参考优选实施例对本发明进行了特定和详细说明，本领域技术人员应该理解，在不偏离本发明精神和范围的条件下，可以在形式和细节上进行各种修改。

Claims (9)

1.一种用于包含有双MONOS闪存单元的阵列的控制栅极线解码器，包括：

a)一解码器，用于一存储器阵列的多个控制栅极线；

b)该控制栅极线连接到在该存储器阵列中的多个双MONOS存储器单元；

c)该解码器包含多个解码单元，该多个解码单元连接到多个该控制线；

d)该多个解码单元划分为多个奇数及多个偶数指派的地址，这些地址配合该存储器单元的地址；

e)该多个奇数指派地址解码单元把一低电压或一奇数指派电压连接到具有奇数指派地址的控制栅极线；

f)该多个偶数指派地址解码单元把该低电压或一偶数指派电压连接到具有偶数指派地址的控制栅极线。

2.如权利要求1所述解码器，其中该解码器单元由两个或更多个晶体管所组成，这些晶体管在接收到一解码器信号时把一控制栅极低电压或一控制栅极高电压连接到该控制栅极线。

3.如权利要求1所述解码器，其中该多个偶数指派地址解码器单元中的一偶数地址解码器单元把一控制栅极选择电压提供到一偶数地址控制栅极线，且该多个奇数指派地址解码器单元中的一奇数地址解码器单元把一控制栅极越控电压提供到一奇数地址控制栅极线，该奇数地址控制栅极线的地址紧邻该偶数地址控制栅极线。

4.如权利要求1所述解码器，其中该多个偶数指派地址解码器单元中的一偶数地址解码器单元把一控制栅极选择电压提供到一偶数地址控制栅极线，且该多个奇数指派地址解码器单元中的一第一奇数地址解码器单元把一控制栅极越控电压提供到一第一奇数地址控制栅极线，该第一奇数地址控制栅极线的地址紧邻该偶数地址控制栅极线，及该多个奇数指派地址解码器单元中的一第二奇数地址解码器单元把该控制栅极越控电压提供到一第二奇数地址控制栅极线，该第二奇数地址控制栅极线的地址紧邻该偶数地址控制栅极线。

5.如权利要求1所述解码器，其中该多个奇数地址指派解码器单元中的一奇数地址解码器单元把一控制栅极选择电压提供到一奇数地址控制栅极线，且该多个偶数地址解码器单元中的一偶数地址解码器单元把一控制栅极越控电压提供到一偶数地址控制栅极线，该偶数地址控制栅极线的地址紧邻该奇数地址控制栅极线。

6.如权利要求1所述解码器，其中该多个奇数地址指派解码器单元中的一奇数地址解码器单元把一控制栅极选择电压提供到一奇数地址控制栅极线，且该多个偶数指派地址解码单元中的一第一偶数地址解码器单元把一控制栅极越控电压提供到一第一偶数地址控制栅极线，该第一偶数地址控制栅极线的地址紧邻该奇数地址控制栅极线，并且该多个偶数指派地址解码器单元中的一第二偶数地址解码器单元把该控制栅极越控电压提供到一第二偶数地址控制栅极线，该第二偶数地址控制栅极线的地址紧邻该奇数地址控制栅极线。

7.如权利要求1所述解码器，其中该解码器单元由一解码器信号所控制，以提供一“未选择”电压到未选择的控制栅极线。

8.如权利要求1所述解码器，其中该解码器单元由一解码器信号所控制，以提供一选择电压到已选择的控制栅极线。

9.如权利要求1所述解码器，其中该解码器单元由一解码器信号所控制，以提供一越控电压到控制栅极线上，该控制栅极线为一已选择的控制栅极线的左和右邻近侧。

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