CN1280596C - 并联阵列式微型制冷器及其制备方法 - Google Patents
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Abstract
并联阵列式微型制冷器及其制备方法是一种用来提高对激光器件、计算机CPU的温度控制，改善芯片内部的散热，从而提高器件芯片的工作效率，延长使用寿命的技术，其层状结构，其位置排列依次为：P型半导体的硅基底(6)，P型半导体的缓冲层(7)，P型半导体的第一重掺杂层(8)，P型半导体的超晶格层(9)，P型半导体的第二重掺杂层(10)，P型半导体的第三重掺杂层(11)，金属层(13)；二氧化硅隔离层(12)位于P型半导体之间以及金属层与P型半导体的第一重掺杂之间。制造工艺采用氧化物隔离工艺形成并联阵列式微型制冷器，因而可以提高器件制造的成品率，同时也减少了接触面积，从而使得界面接触电阻得到很大的降低，大大提高了致冷效率。
Description
技术领域
本发明是一种用来提高对激光器件、计算机CPU的温度控制，改善芯片内部的散热，从而提高器件芯片的工作效率，延长使用寿命的技术，属于先进制造与自动化技术领域。
背景技术
目前，热电材料可以构成固态制冷器与发电器。固态的温差发电器和制冷器是利用电子的珀尔帖(Peltier)效应带走多余的热量，其主要面临的是热电转化效率问题。热电制冷器件的性能指标一般用品质系数ZT进行描述，其数学表达式为：ZT＝S2σT/k，其中T为绝对温度，S为材料的塞贝克(Seebeck)系数，σ为电导率，k为导热系数。
目前，对于多级微型制冷器均为P型与N型热电单元的串联结构形式。这类制冷器面临的主要挑战是制造工艺问题。为了提高多级串联微型制冷器的工作性能，相继提出了一些微型加工工艺，有电化学沉积、电镀以及溅射实现金属间成膜。电化学沉积形成P型与N型热电偶对时，热电单元的热偶对高度可以灵活地控制在几十微米范围内，该工艺缺点是不能保证薄膜质量的一致均匀性和材料的纯度，从而制约了器件的工作效率。用薄膜的电镀工艺来沉积V族和VI族化合物薄膜，形成热偶对，这种工艺与电化学沉积工艺的区别在于P型与N型的热电单元被沉积在不同的基片上，从而导致后续的键合工艺十分困难。采用溅射制膜工艺在SOI基片上形成P型、N型的BiTe合金的热偶单元，器件的稳定性能较好，作为制冷器，可以形成10K左右的温差，器件的尺寸可以控制在100μm2∽1mm2。但是这种工艺需要严格控制热电单元的厚度，在每个基片键合的过程中，若单元的厚度不同将造成器件分离，形成断路，其次，也要求热电单元与金属电极位置的精确定位，以减小接触电阻。另一方面，由于所用的材料为V族和VI族化合物薄膜，系统热电品质指数ZT不能突破体态材料的极限，从而限制了器件的工作效率。对于多级串联结构微型制冷器，当其中某一单元发生断路时其余单元也就失去继续工作的能力，而且对于多级P、N型热电单元的串联结构，其表面接触电阻较大。
发明内容
技术问题：为了克服现有多级串联结构的微型致冷器的不足，本发明提出一种并联阵列式微型制冷器及其制备方法，该制冷器提高了系统工作的可靠性，提高了器件制造的成品率，同时也为制造工艺带来很大的方便。
技术方案：本发明采用III-V族半导体材料或IV族半导体材料中的硅锗超晶格材料，同时采用氧化物隔离工艺形成并联阵列式微型制冷器。用等离子增强化学气相沉积(PECVD)二氧化硅隔离层，二氧化硅可以隔离P型(或N型)热电单元，实现电流的单一并联流动方式，提高了系统工作的可靠性，实现阵列式致冷，提高了器件制造的成品率，结构简单，为制造工艺带来很大的方便。
该微型制冷器的结构为层状结构，其层状位置排列依次为：P型半导体的硅基底，P型半导体的缓冲层，P型半导体的第一重掺杂层，P型半导体的超晶格层，P型半导体的第二重掺杂层，P型半导体的第三重掺杂层，金属层；二氧化硅隔离层位于P型半导体之间以及金属层与P型半导体的第一重掺杂之间。
本发明具体的制备方法为：
第一步：对硅基底进行前处理；
第二步：用MBE(分子束外延)或MOCVD(金属氧化物化学气相沉积)方法在硅基底上生长P型或N型超晶格层，在超晶格层的上面有覆盖层即第二重掺杂层，在超晶格层的下面有缓冲层即第一重掺杂层，最下面为硅基底；
半导体结构表
| 备注 | |
| 覆盖层 | 轻掺杂层 |
| 第二重掺杂层(与超晶格层掺杂浓度相同) | |
| 超晶格层 | |
| 缓冲层 | 第一重掺杂层(与超晶格层掺杂浓度相同) |
| 不掺杂层(起绝缘作用) | |
| 硅基底 | 低阻 |
第三步：刻蚀：在已经生长好的P型(或N型)半导体上对其进行刻蚀，刻蚀到P型(或N型)半导体的第一重掺杂层(即将第三重掺杂层、第二重掺杂层以及超晶格层刻蚀掉)；
第四步：等离子增强化学气相沉积(PECVD)二氧化硅；
第五步：旋涂一层光刻胶平坦化，等离子体刻蚀二氧化硅，将高于半导体结构部分的二氧化硅刻蚀掉；
第六步：电子束蒸镀金属膜。
在图一中，当电流I由底部金属层流向P型半导体材料时，接触处将吸收热量，从而产生冷区域。因而与金属相连的一端不断从周围环境吸收热量，使周围环境的温度下降构成制冷器。相反，热电材料两端的温差将产生电流，从而形成微型电流产生器。(而当超晶格为N型半导体时，则当电流由超晶格流向顶部金属层时在接触处将吸收热量，从而产生的冷区域为)
在该制冷器的工作中，电流由P型半导体的第一重掺杂层流向超晶格层，流向P型半导体的第二重掺杂层，流向第三重掺杂层，流向金属层。由于二氧化硅是绝缘体，故可以实现电流的并联流动，从周围环境吸收热量，使得周围的温度下降，从而构成并联阵列式微型制冷器。
有益效果：微型结构材料为提高品质系数ZT提供了广泛的空间，可实现点冷却，提高单位面积的冷却效率，而且采用III-V族或IV族半导体材料中的硅锗超晶格材料制造的热电器件与微型处理器的加工工艺兼容。用二氧化硅隔离P型(或N型)半导体超晶格间的电流，实现电流的单一并联流动方式，从而避免了多级串联热电单元在中间级的断路问题，提高了系统工作的可靠性，实现阵列式制冷，提高了多级热电单元的工作稳定性，而且工艺简单容易操作完成。
本发明的并联阵列式微型制冷器是利用电子的珀尔贴(Peltier)效应带走多余的热量，提高制冷效率，不用严格控制热电单元的厚度，即热电单元的厚度可以不同，因而可以提高器件制造的成品率。同时采用并联结构可以减小界面接触电阻，提高制冷效率。
附图说明
图1是致冷器原理图：珀尔帖(Peltier)效应示意图。
图中有：下变温区1，金属层2，半导体3，金属层4，上变温区5。
当半导体为P型半导体时，下变温区1为低温区，半导体3为P型半导体，上变温区5为高温区。
当半导体为N型半导体时，下变温区1为高温区，半导体3为N型半导体，上变温区5为低温区。
图2-1～2-5为本发明制备步骤中，各步骤的示意图，其中，
图2-1是硅基底生长超晶格结构示意图，
图2-2是经过刻蚀后的结构示意图，
图2-3是等离子增强化学气相沉积(PECVD)二氧化硅隔离层示意图，
图2-4是反应离子刻蚀多余的二氧化硅示意图，
图2-5是电子束蒸镀金属薄膜示意图，
图2-6是并联阵列式微型制冷器的工作原理示意图。
图中：P型(或N型)半导体的Si基底6，半导体的缓冲层7，半导体的第一重掺杂层8，P型(或N型)半导体的超晶格层9，半导体的第二重掺杂层10，半导体的第三重掺杂层11，二氧化硅隔离层12，金属薄膜13。
具体实施方式
本发明拟采用氧化物隔离工艺形成并联阵列式微型制冷器。
采用III-V族半导体材料或IV族半导体材料中的硅锗超晶格材料，用二氧化硅薄膜隔离多级的制冷器，形成并联阵列式微型制冷器。
该微型制冷器的结构为层状结构，其层状位置排列依次为：P型半导体的硅基底(6)，P型半导体的缓冲层(7)，P型半导体的第一重掺杂层(8)，P型半导体的超晶格层(9)，P型半导体的第二重掺杂层(10)，P型半导体的第三重掺杂层(11)，金属层(13)；二氧化硅隔离层(12)位于P型半导体之间以及金属层与P型半导体的第一重掺杂之间。
具体的制备方法为：以P型半导体超晶格的制备为例
第一步：对P型半导体的硅基底6进行预处理：先用氢氟酸(HF)酸洗，然后再用去离子水超声波清洗，
第二步：我们用MBE(分子束外延)方法在P型半导体的Si基底6上生长P型半导体的超晶格层9(Si0.7Ge0.3/Si)，该薄膜厚度有3000纳米，在该超晶格薄膜中，在生长Si0.7Ge0.3层的同时对其进行掺杂，掺杂浓度为6.47×1019cm-3，而在生长Si层时对其不进行掺杂。在超晶格薄膜的一个周期内，Si0.7Ge0.3的厚度为5纳米，Si的厚度为10纳米。
在超晶格薄膜的上方是一层Si0.9Ge0.1薄膜(半导体的第二重掺杂层10)，这层薄膜的厚度是250纳米，其掺杂浓度为6.47×1019cm-3，在该层上面还有一Si0.9Ge0.1薄膜(半导体的第三重掺杂层11)，这层薄膜的厚度是250纳米，其掺杂浓度大于等于1×1020cm-3。在超晶格的下方是一Si0.9Ge0.1层(半导体的第一重掺杂层8)，这层薄膜的厚度是1000纳米，掺杂浓度为6.47×1019cm-3，该层下面还有一Si0.9Ge0.1层(半导体的缓冲层7)，该层厚度有1000纳米。在所有掺杂中，我们选择的掺杂元素是钠，即是P型掺杂。
P型的超晶格结构详细说明表
| 材料 | 详细说明 | 备注 |
| SiG层(11) | Si0.9Ge0.1：掺杂浓度≥1×1020cm-3 | 厚度：250nm |
| SiG层(10) | Si0.9Ge0.1：掺杂浓度6.47×1019cm-3，厚度10nm | 厚度250nm |
| P型超晶格层(9) | Si0.7Ge0.3：掺杂浓度6.47×1019cm-3，厚度5nm | 200个周期，总厚度3000nm |
| Si：不掺杂，厚度10nm | ||
| SiGe层(8) | Si0.9Ge0.1：掺杂浓度6.47×1019cm-3 | 厚度1000nm |
| SiGe层(7) | Si0.9Ge0.1：不掺杂 | 厚度1000nm |
| Si基底(6) | 低阻 | 低阻 |
第三步：刻蚀：对已经生长好的P型半导体按一定形状进行刻蚀，刻蚀到底部的Si0.9Ge0.1重掺杂层(半导体的第一重掺杂层8)，即将顶部Si0.9Ge0.1薄膜层(半导体的第二重掺杂层10，半导体的第三重掺杂层11)以及其下面的超晶格(P型半导体的超晶格层9)刻蚀掉，整个刻蚀厚度有3500纳米。
第四步：等离子增强化学气相沉积(PECVD)二氧化硅隔离层(金属薄膜13)。
第五步：旋涂一层光刻胶平坦化，等离子体刻蚀多余的二氧化硅，即将高于半导体结构部分的二氧化硅刻蚀掉。
第六步：在10-6torr真空度下，电子束蒸镀金属膜Ti/Pt/Au(150/1000/5000)。
流过并联阵列式微型制冷器的总电流为流过制冷器所有单元电流之和，约1～2A，因此电流流经金丝与电极之间的焊点时，此处电阻会产生大量焦耳热，由于冷区温度低，部分热量会流入冷区，减小致冷功率。为减少流向冷区的焦耳热，在冷区与焊点的连接处减小电极的宽度，使热阻增大。但如果电极宽度太小，电流流经这段狭小导线时也会产生焦耳热。通过计算可得到电极宽度的最优值，使制冷功率损失减小。
单元厚度在1～10μm范围内，其制造采用薄膜工艺，与集成电路(IC)工艺兼容。将其P型半导体的基底6与CPU集成(即将冷区域与CPU集成)，从而使得CPU的温度得到控制。与CPU的具体位置依次为：CPU-P型半导体的硅基底6-P型半导体的缓冲层7-P型半导体的第一重掺杂层8-P型半导体的超晶格层9-P型半导体的第二重掺杂层10-P型半导体的第三重掺杂层11-金属层13。
Claims (2)
1.一种并联阵列式微型制冷器，其特征在于该微型制冷器的结构为层状结构，其层状位置排列依次为：P型半导体的硅基底(6)，P型半导体的缓冲层(7)，P型半导体的第一重掺杂层(8)，P型半导体的超晶格层(9)，P型半导体的第二重掺杂层(10)，P型半导体的第三重掺杂层(11)，金属层(13)；二氧化硅隔离层(12)位于P型半导体之间以及金属层与P型半导体的第一重掺杂层之间。
2、一种如权利要求1所述的并联阵列式微型制冷器的制备方法，其特征在于具体的制备方法为：
第一步：对硅基底进行前处理；
第二步：用分子束外延或金属氧化物化学气相沉积方法在硅基底上生长P型超晶格层，在超晶格层的上面有覆盖层即第二重掺杂层和第三重掺杂层，在超晶格层的下面有缓冲层和第一重掺杂层(8)，最下面为硅基底，在生长超晶格层的同时对其进行掺杂；
第三步：刻蚀：在已经生长好的P型半导体上对其进行刻蚀，刻蚀到P型半导体的第一重掺杂层，即将第三重掺杂层、第二重掺杂层以及超晶格层刻蚀掉；
第四步：等离子增强化学气相沉积二氧化硅；用二氧化硅隔离工艺形成并联阵列式微型制冷器；
第五步：旋涂一层光刻胶平坦化，等离子体刻蚀二氧化硅，将高于半导体结构部分的二氧化硅刻蚀掉；
第六步：电子束蒸镀金属膜。
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