CN1272720C

CN1272720C - 用于中断的动态优先权排序的方法及装置

Info

Publication number: CN1272720C
Application number: CNB031584578A
Authority: CN
Inventors: 安南·C·蒙特里欧
Original assignee: WORTHEN ELECTRICAL CO
Current assignee: Intel Corp
Priority date: 2003-01-31
Filing date: 2003-09-10
Publication date: 2006-08-30
Anticipated expiration: 2023-09-10
Also published as: TW200414054A; TWI220228B; US6928502B2; US20040153596A1; CN1494002A

Abstract

本发明公开了一种可以借助动态选择优先权等级来处理来源中断的方法及装置，应用在具有至少两个不同中断请求连接的系统，其可以在不同的优先权等级处理中断，以响应在这些不同连接上所允许的中断。其将一特定中断源所允许的中断耦合至这些请求连接中，并通过软件控制等选取一特定连接。借助提供每一特定中断源一组相关控制位，可实现中断源与中断请求连接间的选择性的耦合。该组控制位可由每一可选择的不同优先权的一个中断屏蔽位所组成，也可选择防止一中断源同时耦合至不兼容的中断请求连接。

Description

用于中断的动态优先权排序的方法及装置

技术领域

本发明涉及计算机系统，尤其涉及可提供应用硬件机制执行的中断程序的计算机系统，即用于中断的动态优先权排序的方法及装置。

背景技术

大多数的微处理器，甚至更一般的计算机系统，都会提供至少两种不同等级的中断优先权(interrupt priority)，可称为高优先权(High Priority)及低优先权(Low Priority)。为了简化起见，此处着重对仅具有此两种等级的中断优先权的系统来进行说明。低优先权的中断会优先于微处理器程序代码的正常执行流程，而高优先权的中断则优先于程序代码的正常执行流程，以及低优先权的中断。

通常，带宽相对较低的事件(如键盘及鼠标的工作)，会被分配为低优先权的中断，而带宽较高的事件，如对USB缓冲处理、MP3缓冲处理或绘图卡的响应，会被分配为高优先权的中断。

中断源(interrupt source)常在集成电路(integrated circuit，IC)的制造过程中，被预先分配到低或高的中断接脚。因此，在IC所用的软件完整开发出来以前，事件的优先权便以硬件接线的方式，有效地纳入许多IC的设计中。预先分配中断优先权的做法会造成系统设计的问题，特别是对于不能简单归类为高带宽或低带宽的中断，或是等级会改变的中断而言。

例如，通用异步收发器UART(Universal Asynchronous Receiver/Transmitter)需要比键盘(低优先权中断)高得多的带宽，但是比起绘图控制器装置(高优先权中断)所需的带宽，又低了许多。如果UART中断所分配的中断优先权与绘图控制器装置相同，则当UART中断服务例程(InterruptService Routine，ISR)执行时，绘图控制器的对应ISR将有无法适时处理的危险。反之，如果UART中断所分配的中断优先权与带宽较低的装置(如键盘)相同，则键盘的中断会使UART的ISR无法收到适时地处理。

由于现有公知技术在IC制造过程中，会强迫设计者排出中断的优先级，潜在地导致软件开发上的严重问题，所以需要一种改进的方法及装置，来控制中断优先权的分配方式。

发明内容

本发明的主要目的，在于提供一种用以将中断请求连接至计算机的方法及装置。

为了实现上述目的，本发明提供一种为计算机中断源提供一可选择的优先权等级的方法，包含：(a)根据一第一中断优先权，处理在一第一中断请求连接所允许的中断；(b)根据一不同的第二中断优先权，处理在一不同的第二中断请求连接所允许的中断；(c)提供对应于一特定中断源的一或多个中断请求控制位，这些中断请求控制位具有一可在软件控制下进行选择的状态；以及(d)根据该中断请求控制位的状态，对该特定中断源上所出现的允许一中断请求，响应以：(i)在允许该特定中断源的该中断请求的期间，若相对应的该中断请求控制位处于一第一状态，则允许该第一中断请求连接上的一中断请求，以及(ii)在允许该特定中断源的该中断请求的期间，若该对应中断请求控制位处于一不同的第二状态，则允许该第二中断请求连接上的一中断请求。

本发明还提供一种用来提供一具有一可选择的优先权等级的中断源输入的计算机装置，包含：(a)一第一中断请求连接，配置为当该第一请求连接出现一适当的中断请求信号时，起始位在一第一优先权等级的一中断服务例程；(b)一第二中断请求连接，配置为当该第二请求连接出现一适当的中断请求信号时，起始位在一不同的第二优先权等级的一中断服务例程；(c)一中断源，用来接收来自于一特定中断源的至少一中断请求信号；(d)一或多个控制位，相关于该中断源；以及(e)一逻辑电路，配置为当该相关控制位处于一第一状态时，将该中断源上所允许的一中断连接至该第一中断请求连接，而当该相关控制位处于一不同的第二状态时，则将该中断连接至该第二中断请求连接。

也就是说，本发明的一具体实施例，为一种使微处理器中断源可选择其优先权等级的方法。该方法包括根据第一优先权及第二优先权，处理对应的第一请求连接(指传输第一请求的管道)及第二请求连接(指传输第一请求的管道)上的中断，以及提供对应于一特定中断源且具有以软件进行选择(software-selectable)的状态的请求控制位。该方法还包括依据该控制位的状态，响应在一特定中断源所允许的中断请求；若控制位处于第一状态，则允许第一请求连接上的中断；以及若控制位处于另一不同状态，则允许第二请求连接上的中断。

本发明的另一具体实施例，则包括提供一可选择优先权等级的中断请求输入的计算机装置。该装置包括一第一中断请求连接，用以在出现适当的中断请求信号时，启动一位居第一优先权等级的中断服务例程，以及一第二中断请求连接，用以在出现适当的中断请求信号时，启动一位居第二优先权等级的中断服务例程。该装置还包括一中断源、关联于该中断源的一或多个控制位以及一逻辑电路，若控制位处于第一状态，则该逻辑电路将一来自该中断源的中断耦合至第一请求连接，而若控制位处于第二状态，则该逻辑电路将该中断耦合至第二请求连接。

附图说明

本发明的实施例与细节在参照附图及相关说明后，将更容易理解。在本说明书中，相同的参考图号表示相同的结构或功能。

图1为现有技术中的中断请求连接的方框图；

图2为本发明用于动态选择中断优先权选择的中断请求连接逻辑的方框图；

图3为显示防止具不兼容优先权的中断同时允许的硬件逻辑电路的简化方框图；

图4为显示在具有多重不同优先权的中断的系统中，可选择优先权的中断的方框图；

图5为显示扩充图3的电路，以用于图4的电路的方框图。

具体实施方式

图1显示中断源通常是如何连接到一般常用微处理器的高优先权及低优先权中断的接脚。I_k表示一中断源(或说是中断源连接)K。图中显示了N个高优先权与M个低优先权中断源的连接。N个高优先权中断源以一第一高优先权中断源I₀ 102、一第二高优先权中断源I₁ 104及一最后高优先权中断源I_N-1106来表示。同样地，M个低优先权中断接脚以一标号为I_N的第一低优先权中断源108(该第一中断紧接着最后一个高优先权中断I_N-1)、一标号为I_N+1的第二低优先权中断源110及一标号为I_N+M-1的最后低优先权中断源112来表示。因此，全部N+M个中断源就可显示出来，而中断源I_k则借助范围从0到N+M-1的下标K来作区别。

每个中断源通常具有一相关的屏蔽位(mask bit)，或者说，相关于该特定中断请求源的一单独屏蔽位，在此以分别标号成M_H，0、M_H，1及M_H，N-1的高优先权屏蔽位114、116及118，与分别标号成M_L，N、M_L，N+1及M_L，N+M-1的低优先权屏蔽位120、122及124来代表。这些屏蔽位通常配置在缓存器中，可由微处理器的地址/数据总线来控制。

屏蔽位会借助适当的硬件逻辑电路，如与门(AND gate)126，而使来自于相关中断源的中断或是允许(enable)或是禁止(disable)。M_H，K代表高优先权中断屏蔽缓存器的一位K，而M_L，K则代表低优先权中断屏蔽缓存器的一位K。H_int表示一连接，其连接至微处理器的一高优先权中断请求连接，L_int则表示一连接至微处理器的一低优先权中断请求连接的连接。处于允许状态(如对应的屏蔽位被设为1)时，由任一个高优先权中断源102、104、…106所允许的中断(如借助设定一中断允许位)，将被耦合至一高优先权中断接脚128(H_int)(使H_int也被设定)。这样的连接可借助适当的硬件逻辑电路来实现，如或门(OR gate)130。同样地，若设定任一个已允许的低优先权中断源的位，适当的逻辑电路也可使一低优先权中断接脚132(L_int)被设定。

一个例子是，可将键盘及鼠标连接到低优先权中断I_N与I_N+1，而将USB及MP3中断连接到高优先权中断I₀与I₁。但一般而言，在一具两种优先权等级的系统中，可能有N种高优先权中断及M种低优先权中断，其中N及M相互独立。

若任一中断源允许一中断，且对应的屏蔽缓存器被允许(如被设为1)，则配合硬件逻辑电路，该中断会被耦合至高优先权中断请求连接128(H_int)，或低优先权中断请求连接132(L_iht)，而允许微处理器内的中断。因此，该中断将借助一软件中断服务例程(ISR)来处理。

如图2，其中断源的标号，范围从0到N+M-1，与图1电路中所显示的相类似。图2的N+M个中断源以一第一中断源I₀202、一第二中断源I₁204及一最后中断源I_N+M-1206来表示。如图所示，在软件控制下，任一中断源所产生的中断可被选择性地允许，以允许高优先权中断连接128(H_int)或低优先权中断连接132(L_int)。此种软件控制，可借助设定(在软件控制下)每个中断源的两个相关屏蔽位(高优先权屏蔽位及低优先权屏蔽位)的值来进行。

图2的实施例中，高优先权屏蔽位M_H，K总共有N+M个，而低优先权屏蔽位M_L，K总共也有N+M个，使得屏蔽位的总数为2(N+M)。这些屏蔽位构成控制位，可为N+M个中断请求连接的每一个，选择一优先权等级。图2所示的电路包含两倍于图1电路的屏蔽位。N+M个高优先权屏蔽位表示为位M_H，0208、M_H，1210及…M_H，N+M-1212。

中断源的控制及允许可借助任何适当的控制方式(如逻辑电路)来提供。在上述例子中，逻辑电路为与门126与或门230的结合。图2的或门230所具有的输入可能是图1的或门130的二倍，因为每个中断源(如图示)耦合至中断请求连接H_int 128及L_int 130。当然，本发明并不需要为每个中断源提供用来允许中断优先权的可选性的控制位。事实上，在实际的应用中，根据不同中断源所连接到不同装置的个别特性不同，本发明的应用可以是只有一部分的中断源被允许其中断优先权的可选性(只有一部份的中断源可以在不只一种中断优先权中择一使用)。

对于一特定中断源，允许高与低优先权屏蔽同时被允许是完全可以接受的，不过这要视运用这种双优先权中断输入源的计算机系统的细节而定。例如，这类系统可在起始ISR的执行时，先响应高优先权的中断，并将高与低优先权屏蔽的位都清除。因此，在某些系统中，同时允许高与低优先权的中断，等同于只有允许高优先权的中断。即使对于扩充为具多重不同优先权等级的系统而言，也可允许一个以上的优先权等级同时产生。一个例子是，允许多个优先权等级，等同于仅允许其中的优先权等级最高的。因此，在某些系统设计中，可同时允许中断优先权等级的任意特定组合。

然而，在其它的系统设计中，对于特定的中断源，防止同时允许一个以上的优先权等级是有用的。这样的防止功能可以用软件来实施。例如，对于任何特定的中断源，用以设定中断屏蔽的位的软件可配置为一次只设定一个位，并且先清除该特定中断源的所有其它的屏蔽位。

此种防止同时允许不兼容的中断优先权等级的功能也可用硬件来实施。图3显示一种用硬件来完成此功能的方式。如图3所示，高与低优先权屏蔽位(M_H，K及M_L，K)并不会直接从数据及地址总线写到缓存器。而是一高优先权屏蔽位K的允许写入(write enable)会被译码为信号EN_H，K 302，而用来写入一低优先权屏蔽位的仿真允许写入信号，则相似地被解码为EN_L，K。中断允许位(一般借助数据总线来允许)表示为D 306。这三个关联于某特定中断源的信号，由一组合逻辑电路方框312进行处理，以单独允许一低优先权的中断处理、一高优先权的中断处理或两者都不允许。对一特定的中断源K而言，组合逻辑电路方框312会使缓存器308中的高优先权屏蔽位M_H，K与缓存器310中的低优先权屏蔽位M_L，K被设为互斥(mutually exclusive)。此处可利用任何适当的逻辑电路，来实现上述的互斥状态。

如图3所示，借助一时脉信号EN_H，K|(D & EN_L，K)将值为D &～(D & EN_L，K)的数据送入缓存器308，即可在缓存器308中设定高优先权屏蔽位M_H，K。同样地，借助一时脉信号EN_L，K|(D & EN_H，K)将值为D &～(D & EN_H，K)的数据送入缓存器310，即可于缓存器310中设定低优先权屏蔽位M_L，K。这是可防止同时允许一种以上优先权等级的中断的一种方式。熟悉计算机设计技术的人应会了解到，有许多其它可能的实施方式，并且很容易就能设计出理想的组合逻辑电路方框312，以实现上述的功能。

系统可采用具有多重等级的中断优先权。就处理器响应一特定等级的中断优先权的方式而言，其指导规则可能会相当复杂，但一个简单的情况是，每个较高等级的中断将中断微处理器程序的执行，并且也将中断任何依一较低等级的中断而执行的ISR。上述实施中断的方法可延伸至具有多重等级的中断优先权的系统，这与所具有的优先权等级的数目无关，也与处理器用以处理不同等级优先权的逻辑电路无关。

图4所示的例子，提供了J个不同优先权等级的中断请求连接，以INT₁430、INT₂432及INT_J434来表示。此例也提供N个中断源(或说是中断源连接)，以I₀ 402、I₁ 404及I_N-1 406来表示。在此例的实施方式下，控制位可允许每个中断源选择性地被允许，以将一中断请求信号耦合至J个不同优先权等级的中断请求连接中的任意一个。为实现上述功效，此实施例会对每个中断源I_k，就J个优先权等级中的每一个分别提供一中断屏蔽位，所以屏蔽位的总数会等于N乘以J。屏蔽位以M_A，B的形式来表示，其中A为中断优先权下标(范围从1到J)，而B为中断源下标(范围从0到N-1)。因此，M₁₀408、M_1，1 410及M_1，N-1 412表示屏蔽位，当其被设定时，会允许对应的中断源I₀402、I₁ 404或I_N-1 406，以耦合到第一优先权中断请求连接INT₁430。此处可使用任何适合的硬件逻辑电路来实现此目的。

图4中，上述的耦合借助与门126与一或门436来实现，类似于图2的电路。相似的硬件逻辑电路用来将来自于一中断源I_k的中断，耦合到第二优先权中断请求连接INT₂432。可设定一适当的屏蔽位，如M_2，0414、M_2，1416及M_2，N-1418所示，来允许上述的耦合。对于第J个优先权中断请求连接INT_J434而言，耦合同样借助一适当的屏蔽位(如M_J，0420、M_J，1422及M_J，N-1424所示)来允许。

当然，图4显示一般的情况，而在某些具体实施例中，将允许一部份所选取的中断源I_k，而仅耦合至计算机的J个优先权中断请求连接中所选取的部分。现说明图4所示情况的另一种实施例，其中某些中断源不具有可选择的优先权，某些具有可从部分的可用中断请求优先权中选取的优先权，而某些则具有可从任何可用中断请求优先权中选取的优先权。考虑一个具有N个中断源(I₀到I_N-1)及J个不同优先权中断请求连接(INT₁到INT_J)的系统，其中N大于J。首先，某些中断源是不可选择的。例如，每个中断源I₁到I_J可借助仅能耦合(若适当的屏蔽位被允许)至一单一的优先权中断请求连接，而给予固定的优先权。例如，I₁可能只耦合至INT₁，I₂只耦合至INT₂，这样到最后I_J只耦合至INT_J。接着，超出I_J(称为I_J+1，I_J+2，…，I_N-1)的一群中断源会被允许，以选择性地耦合至J个优先权中断请求连接中的任一个(如图4所示的用于所有中断源的情况)。最后，I₀会被允许，以选择性地耦合至J个可用的优先权中断请求连接的一子集合，如INT₁、INT₃、INT₅及INT_J。上述的例子提出了广泛的变化方式，其中某些中断源可被赋予有限制的优先权可选择性，其它中断源可被赋予最大的优先权可选择性，而另外的则给予固定的优先权。

许多技术可用来允许一特定中断源I_K的一组相关控制位，以使此特定中断源可选择性地耦合至优先权中断请求连接，如果需要还可避免冲突，如中断源同时耦合至不兼容的中断请求连接。以软件为基础实现这些目的的技术的一例子，其包含对用于设定及清除每个中断源的控制位的软件进行配置，用来在每当有一中断源要耦合至一中断请求连接时，除了其中一适当的位会被设定外，该中断源的所有相关控制位(如屏蔽位)都会被清除。

图5可用于图4所示电路的一硬件技术的方框图，该硬件技术可防止一中断源I_K同时耦合至不兼容的多个优先权中断请求连接。图5很明显是上述图3的硬件技术直接的延伸。

一般而言，一中断源I_K的一组相关控制位，并不需为每个可选择优先权的中断请求连接都提供一单独的位。例如，不用为J个优先权中断中的每一个提供个别的允许位(如图4所示)，I_K所需的一组控制位可由一多个位的二进制数的位组成。该多个位的二进制数可以用硬件来译码，以避免有任何可能的值会将I_K同时耦合至不兼容的中断请求连接。在此技术实例的简化版中，I_K的相关二进制数(控制位)会使I_K能耦合至一组一或多个兼容的优先权中断请求连接，其对应于该二进制数的数值。因此，如二进制数1001会译码为将I_K上的中断耦合至INT9。另一例中，二进制数1001会解碼为将I_K同时耦合至INT3及INT5(假设这些是相容的)。至少有一个值，如0000，会保留为无效状态(null state)，用来将与任何优先权中断请求连接的耦合禁止。因此，当对应于一特定中断源的控制位被设定为无效状态时，所有来自该中断源的中断会被处理器忽略。在上述方式中，一个四位的二进制数所构成的控制位，足以选择性地将I_K耦合至多达15个不同优先权中断请求连接的其中一个，并在无效状态中将任何耦合禁止，用来防止相关的中断源I_K同时被耦合至互相不兼容的优先权中断请求连接。

本发明不受上述具体实施例的限制，其中的任何或全部的实例组件都可以用不同但等效的组件来代替，且所述组件及/或等效组件的每一功能性组合，可视为本发明的另一种具体实施例。因此，上述组件的每一功能性组合，以及此种组件的等效组件的每一功能性组合，均为本发明的具体实施例，这当然排除了那些只构成公知技术例子的组合。

Claims

1、一种为计算机中断源提供一可选择的优先权等级的方法，其特征在于包含：

(a)根据一第一中断优先权，处理在一第一中断请求连接所允许的中断；

(b)根据一不同的第二中断优先权，处理在一不同的第二中断请求连接所允许的中断；

(c)提供对应于一特定中断源的一或多个中断请求控制位，这些中断请求控制位具有一可在软件控制下进行选择的状态；以及

(d)根据该中断请求控制位的状态，对该特定中断源上所出现的允许一中断请求，响应以：

(i)在允许该特定中断源的该中断请求的期间，若相对应的该中断请求控制位处于一第一状态，则允许该第一中断请求连接上的一中断请求，以及

(ii)在允许该特定中断源的该中断请求的期间，若该对应中断请求控制位处于一不同的第二状态，则允许该第二中断请求连接上的一中断请求。

2、如权利要求1所述的方法，其特征在于：所述步骤(c)还包括提供相关于该特定中断请求源的一单独屏蔽位，用来允许每个可选择的中断优先权等级。

3、如权利要求2所述的方法，其特征在于：所述步骤(c)还包括使用一逻辑电路，在同时允许多个不同优先权等级的中断的情况下，防止该屏蔽位被设定到某一特定中断请求源。

4、如权利要求1所述的方法，其特征在于，还包括：

(f)提供多个中断源；

(g)相对应于这些中断源中的每一个，都提供一组一或多个中断请求控制位，其中每组中断请求控制位都具有可在软件控制下进行选择的一状态；

(h)根据对应的多个中断优先权等级，处理在多个不同中断请求连接所允许的中断；以及

(i)依该相关控制位的该状态所指示的，将每一中断源耦合至一对应的中断请求连接。

5、如权利要求4所述的方法，其特征在于：所述以软件配置处理其中与每一这些中断源相作用的该组相关控制位，用来将该中断源上的一中断耦合至这些不同中断请求连接中的某一个，或完全不耦合至这些不同中断请求连接中的任何一个。

6、一种用以提供一具有一可选择的优先权等级的中断源输入的计算机装置，其特征在于包含：

(a)一第一中断请求连接，配置为当该第一请求连接出现一适当的中断请求信号时，起始位于一第一优先权等级的一中断服务例程；

(b)一第二中断请求连接，配置为当该第二请求连接出现一适当的中断请求信号时，起始位于一不同的第二优先权等级的一中断服务例程；

(c)一个或多个中断源，用来接收来自于一特定中断源的至少一中断请求信号；

(d)一个或多个中断控制位，该一个中断控制位相关于该一个中断源，所述多个中断控制位相关于该一个中断源或所述多个中断源中不同的一个；以及

(e)一逻辑电路，配置为当该相关中断控制位处于一第一状态时，将所述中断源上所允许的一中断耦合至该第一中断请求连接，而当该相关中断控制位处于一不同的第二状态时，则将该中断耦合至该第二中断请求连接。

7、如权利要求6所述的计算机装置，其特征在于：所述每组中断控制位可配置为多个不同状态，这些状态至少包含包括该相关中断源与该第一中断请求连接耦合的一第一状态，以及该相关中断源与该第二中断请求连接耦合的一第二状态。

8、如权利要求7所述的计算机装置，其特征在于：所述每组中断控制位包括与用这些中断请求连接成一对一对应的多数中断请求屏蔽位，这些中断请求屏蔽与这些中断源间的对应关系是可选择的。

9、如权利请求6所述的计算机装置，其特征在于，还包含：一逻辑电路，其配置使得这些中断控制位的状态不会使得相关的该中断源耦合到多个不同中断请求连接。