CN1272712C - 内存写入延迟时间的决定方法及其装置 - Google Patents

Abstract

本发明公开了一种内存写入延迟时间的决定方法及装置，用于一计算机系统，该方法包括由北桥选择所述多列内存之一；以多个不同的写入延迟时间由北桥将一样本写入选择的该列内存，以将该样本依照该不同写入延迟时间填入该对应列内存；以及读取各列内存储存的该样本，并依据该读取的样本的正确性而决定各该列内存合格的一写入延迟时间范围，然后依据所述写入延迟时间范围的交集决定该写入延迟时间，其由基本输入输出系统执行。缩短整个写入延迟时间的检查时间，从而缩短计算机开机等待时间。

Description

内存写入延迟时间的决定方法及其装置

技术领域

本发明涉及一种计算机系统内存写入延迟时间的决定方法及其装置，特别是涉及一种动态随机存取内存写入延迟时间的调整方法及其装置。

背景技术

一般的电子产品，例如是计算机，内部都设置有动态随机存取内存(Dynamic Random Access Memory，DRAM)，以供处理器暂存数据、程序等。动态随机存取内存越大，计算机运行越顺畅。因此现今计算机主机板上都设置有多个可以插入动态随机存取内存的内存插槽，以供使用者可以视需要而方便地扩充。动态随机存取内存，例如是双倍数据速率(Double Data Rate，DDR)动态随机存取内存。

当处理器下达写入命令给内存后，内存需要一段延迟时间才会实际写入内存，以确保数据的正确性。而由于制造厂商的不同，写入每条内存所需的延迟时间也不相同。因此计算机在启动时，需要确认内存的写入延迟时间，以确保读写的正确性。

图1是内存的写入延迟时间示意图。当写入指令W发出后，内存有最小写入延迟时间tDQSSm，也就是最少要等待这个时间，数据到达信号(Datastrobe)DQS才能转变为高位电平，以将数据写入内存。内存另有最大缓冲时间tDQSSM，也就是在这个时间之前，数据到达信号(data strobe)DQS需转变为高位电平，以将数据写入内存。因此只要写入延迟时间在最小缓冲时间tDQSSm及最大缓冲时间tDQSSM之间，内存所写入的数据就可以保证是正确的。

一条内存的两面都可以有内存芯片，内存的一面，称做一列(rank)内存，是由一个芯片选择信号(chip select，CS)所启动。例如是有四条内存的计算机，每条内存的两面都有记忆芯片，则此计算机有8列(rank)内存。计算机在启动时，需针对此8列内存分别检查写入延迟时间的范围，最后再决定该8列内存可以共享的写入延迟时间。

图2是传统的内存写入延迟时间的检查方法流程图。首先，发出写入命令给内存，如步骤210所示。等待一段写入延迟时间，如步骤220所示。然后内存才依据写入命令将一组样本写入，如步骤230所示。一组样本例如是[01h 02h03h 04h]。接着，从内存将样本读出，如步骤240所示。然后，检查所读出的样本是否正确，如步骤250所示。若是，则表示此写入延迟时间为合格，如步骤260所示；若否，则表示此写入延迟时间为不合格，如步骤270所示。在步骤280中，改变写入延迟时间，再回到步骤210重新检查此改变后的写入延迟时间是否合格。一般可以将写入延迟时间由小到大去测试，以找出此内存的最小写入延迟时间tDQSSm与最大写入延迟时间tDQSSM。

计算机中的各列内存依照图2所示的方法找出其最小写入延迟时间tDQSSm与最大写入延迟时间tDQSSM。则共享的最小写入延迟时间即为各最小写入延迟时间的最大值，共享的最大写入延迟时间即为各最大写入延迟时间的最小值。然后在此共享的最小写入延迟时间与此共享的最大写入延迟时间中找出一个共享写入延迟时间tDQSS，往后计算机运行时，内存即可以使用该共享写入延迟时间tDQSS而写入数据，这样就可以确保写入的数据是为正确的。

然而，上述的检查方法所耗费的时间过长。一般执行上述的检查方法由计算机中的基本输出入系统(Basic Input/Output System，BIOS)所执行。基本输出入系统位于电连接于南桥的一个只读存储器芯片(ROM)上。中央处理器从只读存储器芯片上读取指令不够快，而且基本输出入系统还要从内存读出样本来确认，因此整个写入延迟时间的检查流程会很慢，造成计算机开机所需的时间太久。

发明内容

本发明所要解决的技术问题是提供一种增快内存写入延迟时间决定速度的决定方法及其装置，以缩短整个写入延迟时间的检查时间，从而缩短计算机开机等待时间。

为了实现上述目的，本发明公开了一种内存写入延迟时间的决定方法，用于一计算机系统，所述计算机系统包括一北桥、多列内存及一基本输入输出系统，所述内存与所述北桥电性连接，该方法包括如下步骤：

(a)选择所述多列内存之一，其由所述北桥执行；

(b)以多个不同的写入延迟时间将一样本写入选择的该列内存，其由所述北桥执行，包括：

(b1)选择该不同的写入延迟时间之一；

(b2)对选择的该列内存下一写入指令以写入一样本到该内存的一区块；以及

(b3)在等待选择的该写入延迟时间后，依据该写入指令写入该样本至对应的该区块，其由该内存执行；

(b4)循环执行步骤(b1)-(b3)，直到所述不同的写入延迟时间都已被选择；

(c)重复步骤(a)及(b)，直到所述内存都已被选择，以将该样本依照该不同写入延迟时间填入该对应列内存；以及

(d)读取各列内存储存的该样本，并依据该读取的样本的正确性而决定各该列内存合格的一写入延迟时间范围，然后依据所述写入延迟时间范围的交集决定该写入延迟时间，其由所述基本输入输出系统执行。

本发明还公开了一种内存写入延迟时间的决定装置，包括：

一中央处理器；

一内存；

一北桥，分别与该中央处理器及该内存电性连接，分别发出多个写入指令，以使该内存以不同的多个写入延迟时间将一样本填入该内存；

一南桥，与该北桥电性连接；以及

一基本输入输出系统，与该南桥电性连接，该基本输入输出系统读取该内存储存的样本并检查该读取的样本正确性以找出该内存的一写入延迟时间范围，并据以决定该写入延迟时间。

所述的装置的所述内存为多个。

该基本输入输出系统是读取各该内存的写入延迟时间范围，然后依据所述写入延迟时间范围的交集决定该写入延迟时间。

本发明公开了一种内存写入延迟时间的决定方法，用于一计算机系统，该计算机系统包括一北桥、一内存及一基本输入输出系统，该内存与该北桥电性连接，该方法包括：

以该北桥依据多个不同写入延迟时间之一写入延迟时间对该内存下一写入指令以使该内存写入一样本；以及

该基本输入输出系统执行的样本存储于该该内存；

该基本输入输出系统读取所述内存存储的样本；

检查该内存储存的样本是否符合该写入的样本，若是，则该写入延迟时间为合格；

重复执行以上步骤，以找出该内存合格的一写入延迟时间范围。

该计算机系统包括多个内存，以该方法分别求得各个内存的写入延迟时间范围，然后依据所述写入延迟时间范围的交集决定该写入延迟时间。

为了更好地说明本发明的上述目的、特征和优点，下文特举一较佳实施例，并配合附图详细说明如下。

附图说明

图1是内存的写入延迟时间示意图。

图2是传统的内存写入延迟时间的检查方法流程图。

图3是依照本发明一较佳实施例的一种计算机系统方块图。

图4A是计算机系统所使用的一种内存写入延迟时间的决定方法流程图。

图4B是图4A中步骤410，北桥写入内存的方法流程图。

图5为内存的示意图。

其中，附图标记明：310-中央处理器，320-北桥，330-南桥，340-内存，350-基本输入输出系统(BIOS)

具体实施方式

计算机刚启动时，需初始化各种硬件，此动作由计算机中的基本输出入系统(Basic Input/Output System，BIOS)来执行的。该内存的初始化任务之一就是要决定其写入延迟时间。计算机中可能会同时存在好几条不同厂商制造的内存，每条内存的特性不会相同，因此需要找到一个每条内存都可以接受的写入延迟时间，以确保数据存取的正确性。传统上的决定内存写入延迟时间的检查方法是由计算机中的基本输出入系统(BIOS)所执行。该基本输出入系统是位于电连接于南桥的一个只读存储器芯片(ROM)上，其与对外的输出/入速度很慢。中央处理器从只读存储器芯片上读取指令不够快，而且基本输出入系统还要从内存读出样本来确认，因此整个写入延迟时间的检查流程会很慢，造成计算机开机所需的时间太久。

本发明即是使用与内存电性连接的北桥负担部分的写入延迟时间的检查工作，以加快写入延迟时间的检查时间。

图3是依照本发明一较佳实施例的一种计算机系统组成方块图。该计算机系统300包括中央处理器310、北桥320、南桥330、内存340及基本输出入系统(BIOS)350。内存340与北桥320电性连接，中央处理器310通过北桥320而存取内存340。基本输入输出系统(BIOS)350是通过南桥330与北桥320而存取内存。与传统计算机系统不同的是，北桥320负担了计算机初始时检查内存的写入延迟时间的工作，将详细说明于后。

图4A是计算机系统所使用的一种内存写入延迟时间的决定方法流程图。首先，在步骤410中，由北桥320以不同的写入延迟时间将样本填至内存340。请同时参照图5，其为内存340的示意图。北桥320与内存340一次传送的数据是64字节(byte)，因此本实施例将内存340规划为区块D[0]、D[1]、…、D[N]，N为正整数，一个区块为64字节。该区块是分别对应储存写入延迟时间为写入延迟时间(0)、写入延迟时间(1)、…、写入延迟时间(N)的样本，写入延迟时间一般有0x0-0xFF的值，北桥320开始以写入延迟时间(0)将样本填入内存340的区块D[0]；然后以写入延迟时间(1)将样本填入内存340的区块D[1]；依此类推，最后以写入延迟时间(N)将样本填入内存340的区块D[N]。由于北桥320对内存340的写入速度很快，因此本步骤很快即可完成。

在步骤430中，由基本输入输出系统(BIOS)350读出内存340所储存的样本。然后在步骤430中，基本输入输出系统(BIOS)即可依据所读出的样本正确性判断该内存340的写入延迟时间的范围。

上述实施例是以一列(rank)内存为例做说明。一般计算机往往有多列内存，因此只要重复上述方法即可分别得知各列内存的写入延迟时间的范围。然后再依据该写入延迟时间的范围决定各列内存皆可以接受的写入延迟时间。

图4B是图4A中步骤410北桥写入内存的方法流程图。以N个写入延迟时间为例。初始时，n为0，如步骤412所示。接着，北桥320决定写入延迟时间(n)的值，如步骤414所示。接着，北桥320发出写入命令以写入一样本于对应的区块D[n]，如步骤416所示。接着，内存340等待写入延迟时间(n)后，将样本写入区块D[n]，如步骤418所示。然后判断n是否小于N，如步骤420所示，若是则令n增加1，如步骤422所示。然后重复步骤414至418直到所有N个区块皆已写入样本。

传统方法的瓶颈是在于要执行基本输入输出系统(BIOS)中的程序会很慢。本发明所揭露的内存写入延迟时间的决定方法是将填样本至内存的工作交由直接与内存电性连接的北桥执行，因此可以大大地加速该检查方法，以减少计算机开机所需的时间，并且本发明可以减少基本输入输出系统(BIOS)的程序代码，使得程序开发更为快速。

综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围应以权利要求书所界定的范围为准。

Claims (5)

1.一种内存写入延迟时间的决定方法，用于一计算机系统，所述计算机系统包括一北桥、一内存及一基本输入输出系统，所述内存与所述北桥电性连接，其特征在于：该方法包括如下步骤：

(a)由所述北桥决定多个不同的写入延迟时间；

(b)由所述北桥从所述多个不同的写入延迟时间选择其一；

(c)由所述北桥对所述内存发出一写入指令以写入一样本；

(d)在该选择的写入延迟时间后，依据所述写入指令写入所述样本至所述内存；

(e)由所述基本输入输出系统执行读取所述内存储存的样本；

(f)由所述基本输入输出系统执行检查读取的样本是否符合写入的所述样本，若是，则该写入延迟时间为合格；以及，

(g)循环执行步骤(b)-(f)，直到所述不同的写入延迟时间都已被选择，以找出该内存合格的写入延迟时间范围。

2.根据权利要求1所述的方法，其特征在于，所述计算机系统包括多个所述内存，在多个所述内存中分别应用该方法，以求出各个内存的写入延迟时间范围，以所述写入延迟时间范围的交集，然后据以决定该写入延迟时间。

3.一种内存写入延迟时间的决定装置，其特征在于，包括：

一中央处理器；

一内存；

一北桥，分别与该中央处理器及该内存电性连接，分别发出多个写入指令，以使该内存以不同的多个写入延迟时间将一样本填入该内存；

一南桥，与该北桥电性连接；以及

一基本输入输出系统，与该南桥电性连接，该基本输入输出系统读取该内存储存该样本并检查该读取的样本正确性以找出该内存的一写入延迟时间范围，并据以决定该写入延迟时间。

4.根据权利要求3所述的装置，其特征在于，所述内存为多个。

5.如根据权利要求3所述的装置，其特征在于，该基本输入输出系统是读取各该内存的写入延迟时间范围，然后依据所述写入延迟时间范围的交集决定该写入延迟时间。

Images