CN1258169A - 流水线离散余弦变换设备 - Google Patents

Abstract

本发明提供一种DCT运算器,其中在整个DCT区域中可控制用于计算的DCT系数的范围,包括一个第一1D DCT运算器,用来对有关输入图象数据按行进行1D DCT运算;一个转置存储器,用来暂时存储第一1D DCT运算器结果;一个第二1D DCT运算器,用于对由按行1D DCT运算处理的并存储在转置存储器中的有关结果数据按列进行1D DCT运算;和一个定时控制逻辑单元,用于根据从外部给定DCT块长度控制信号控制第一和第二1D DCT运算器以及转置存储器的操作。

Description

流水线离散余弦变换设备

本发明涉及一种实现离散余弦变换算法的技术，这种离散余弦变换算法通过利用屏幕上的空间相关，将图象数据分成不同频率分量来压缩图象数据，特别是涉及适合于需要低功率的移动视频终端的低功率流水线离散余弦变换装置。

常规图象压缩装置采用DCT运算器，这种DCT运算器在诸如JPEG，MPEG，H.263等之类的国际标准中广泛使用，用于对给定的图象进行正交变换处理。采用DCT运算器的常规图象压缩装置将图象数据分解成从DC值到高频范围的多种频率的图象分量。然后，常规图象压缩装置执行量化和可变长度编码来压缩图象数据。

图1示出上述常规图象压缩装置。如图中所示，该装置包括用来从输入的图象数据计算DCT系数的DCT运算器13，和用于量化DCT系数的量化器14。装置还包括反向量化器15，反向DCT运算器16，加法器17，多个开关逻辑单元12、19，和减法器11，所有这些部件形成量化的DCT系数的反馈线。装置还包括一个用于提取运动矢量V的图象存储器18。另外，装置还进一步包括用于控制量化器14和开关逻辑单元12，19的编码控制器10。

在图中，实际上，DCT运算器13能够处理N×N大小的图象输入数据，存在多种基于乘法器的如蝶形结构的快速算法。

然而，当用集成电路(IC)实现具有基于乘法器的蝶形结构的DCT运算器时，存在着速度及区域方面的缺陷，因为不规则的算法结构导致要执行复杂的路由处理及多个乘法器。

另外，存在着诸如分布式算术运算之类的常规方法，通过用只读存储器(ROM)和加法器代替乘法器来执行DCT运算。

如上所述，诸如蝶形结构DCT运算器和分布式算术运算器之类的常规DCT运算器，具有计算所有DCT区域中的系数而与输入图象数据的特性无关的结构。

现在解释常规图象压缩装置中的DCT处理。根据DCT过程，在从余弦函数获得的DCT内核和输入的N×N图象数据之间进行N⁴次乘法运算获得如方程式1表达的频域中的N％N系数输入N×N系数。

其中x(m，n)是输入图象数据，z(k，l)是DCT系数，并且 $\mathrm{\&alpha;}\left(0\right)=\sqrt{\frac{1}{2}},\mathrm{\&alpha;}\left(k\right)=1(k\&NotEqual;\mathrm{0,0}\&le;m,n,k,i<N)$

然而，当利用DCT内核的特性在图2中采用行一列分解时，乘法运算次数可以减少到2N³。

在这种行一列分解中，输入的N×N图象数据按行通过一维DCT(1D DCT)运算器13-1后，其结果暂时存放在转置存储器13-2。接着，读完列中的结果后，通过1D DCT运算器13-3执行二维DCT(2DDCT)运算。由于1D DCT运算器也采用不同的快速算法以增强其整体性能，应减少整个DCT运算中使用的乘法器数量。

另外，由于在分布式算术运算中可用ROM和加法器代替乘法器，使得可将更容易的矢量内积运算应用于DCT运算。

然而，虽然目前数字图象数据压缩的国际标准中有许多标准，其中反离散余弦变换(DCT)应兼容恢复图象的接收单元，没有专门的DCT标准参考。

然而，在图象数据压缩处理中，能量主要集中在由DCT运算处理的数据中的低频数据中。量化处理后，仅保留有关将要编码的DC值的DCT系数附近的一些低频系数，保留的大部分高频系数为0并放弃。

因此，在诸如移动视频终端之类的无线定向应用中，实际上信道带宽受到限制，图象数的压缩比较高，并且应消耗较低的功率，在DCT运算中不需要针对所有高频分量的复杂计算。

因此，设计本发明以解决上述问题，本发明的目的是提供一种具有硬件配置复杂性低和低功率消耗的流水线DCT装置，以便更适用于移动视频终端。

为实现上述目的，本发明提供一个DCT运算单元，其中可在整个DCT区域中控制用于计算的DCT系数的范围。可由外部控制信号确定用于计算的DCT系数的范围。也可由输入图象数据的特性确定用于计算的DCT系数的范围。可从预先计算的DCT系数的统计特性估算输入图象数据的特性。

在另一个实施例中，本发明提供一个包括一个第一1D DCT运算器的2D DCT装置，用于对输入图象数据按行进行1D DCT运算；一个转置存储器，用于临时存储第一1D DCT运算器的结果；一个第二1D DCT运算器，用于对按行进行1D DCT运算处理的结果数据按列进行1D DCT运算；和一个定时控制逻辑单元，用于根据从外部给出的DCT块长度控制信号控制第一和第二1D DCT运算器和转置存储器的操作。

在结合附图考虑下面典型实施例的详细描述时可更好地理解本发明，并使其优点和使用更加显而易见。

图1是常规图象压缩装置配置的方框图；

图2是采用常规行一列分解方法的DCT运算器配置方框图；

图3是应用本发明的图象压缩装置的配置方框图；

图4A是说明图3中DCT运算单元的实施例的方框图；

图4B示出图3中定时控制逻辑单元的详细电路；

图5示出图3中计数逻辑单元的实施例；

图6A示出说明图4A中1D DCT运算器内部配置的实施例；

图6B是图6A中的控制单元的内部电路和DCT内核库的方框图；

图7A，7B及7C示出了8×8大小的输入图象数据到主要集中于低频的DCT系数的较小块的变换过程；

下面参考附图说明根据本发明每个实施例的低功率流水线DCT装置。

图3是应用本发明的图象压缩装置的配置方框图。

如图中所示，应用本发明的图象压缩装置包括一个DCT运算单元130，用来根据从外部传送的块长度控制信号从输入图象数据计算DCT系数。图象压缩装置包括一个用来量化DCT系数的量化器14。图象压缩装置还包括一个反向量化器15，一个反向DCT运算器16，一个加法器17，多个开关逻辑单元12、19和一个减法器11，所有这些部件形成量化的DCT系数的反馈线。该装置还包括一个用于提取运动矢量V的图象存储器18。图象压缩装置还进一步包括控制DCT运算单元130的块长度，量化器14和开关逻辑单元12、19的编码控制器10A。图象压缩装置还包括对不为0的DCT系数的数量计数并向编码控制器10A提供计数结果的计数逻辑单元21。

图4A是说明图3中DCT运算单元的实施例的方框图，图4B示出了图3中定时控制逻辑单元的详细电路。两幅图示出了包括一个转置存储器和根据行一列分解构成的1D DCT运算器的2D DCT运算单元的配置。

如图中所示，DCT运算单元130包括两个1D DCT运算器131、133和一个转置存储器132。DCT运算单元130还包括一个定时控制逻辑单元134，用来根据从外部提供的DCT块长度控制信号S2适当地控制1DDCT运算器131、133和转置存储器132。这时，如图4B中所示，定时控制逻辑单元134可包括一个定时信号产生单元134A，一个写地址产生单元134B，和一个读地址产生单元134C。

图5示出图3中计数逻辑单元的实施例。参见该图，计数控制单元21利用由从量化器中的行程编码(RLC)产生的结果(Last：表示最终值是否为非0的比特，Run：连续的0值的数量，Level：量化电平值)给定的量化DCT系数信息对非0DCT系数的数量计数。然后，计数逻辑单元21输出计数结果，向编码控制器通报非0量化DCT系数的数量。图中，RLC.valid是表示RLC值传送开始的控制信号。RLC.valid将计数器复位以使计数器从0开始计数。

图6A示出图4A中1D DCT运算器内部配置的实施例，图6B举例示出图6A中控制器的详细电路和DCT内核库。

如图中所示，1D DCT运算器包括一个控制器131-5，用于控制DCT内核库，以便根据从外部传送的控制信号选择一个适当的值。控制器131-5还控制多路复用器的选择信号和DCT系数的运算范围(应运算多少阶系数)。1D DCT运算器进一步包括一个DCT内核库131-6，用于根据控制器131-5输出一个相应的内核。DCT内核库131-6由从DCT内核选择出的值构成。

控制器131-5包括一个计数器131-5A，用于计数使用负载启动信号的块和DCT块尺寸控制信号(从定时控制逻辑单元134传来的信号)中的数据。控制器131-5还包括一个LSB选择单元131-5B，用于从计数器131-5A的输出获得最低有效比特LSB，并将LSB作为多路复用单元的多路复用器选择信号传送。

另外，DCT内核库131-6也可由多个分别具有不同输入的多路复用器131-6A至131-6D组成。

另外，1D DCT运算器包括一个第一运算器131-1，多个寄存器131-7，一个多路复用单元131-2，一个第二运算器131-3，和一个第三运算器131-4。第一运算器131-1中包括多个加法器和减法器。并且第一运算器131-1以适当的顺序加和减输入图象数据，以便根据余弦函数的对称性得到结果(x₀±x₇，x₁±x₆，x₂±x₅，和x₃±x₄)。寄存器131-7存储第一运算器131-1中计算的值。多路复用单元131-2中有多个多路复用器。多路复用单元131-2根据从控制器131-5提供的选择信号在第一运算器131-1中计算并在寄存器131-7中存储的相加数据和相减数据中适当地选择一个。第二运算器131-3中包括多个乘法器。第二运算器131-3对从多路复用单元131-2选择的相加或相减数据和从DCT内核库给出的DCT内核值进行乘法运算。具有一个加法器的第三运算器131-4将第二运算器131-3的结果值相加并将结果存储在寄存器中。

图7A至7C说明了由行-列分解实施的输入图象数据的运算处理。图7A说明了具有8×8大小的输入图象数据。图7B说明了按照行方向扫描的第一DCT运算。另一方面，图7C说明了按列方向扫描的第二DCT运算。在图7B中，可以具体看到图中左侧的全部4列包括在第一运算范围中。在第二运算范围中，仅包括图中左侧4列中上面的4行。

现在说明按上面构成的本发明的操作和效果。

如图3所示，本发明的DCT装置通过计数逻辑单元21对非零DCT系数计数。把计数结果S1提供给编码控制器10A。编码控制器10根据量化DCT系数的信息控制块长度控制信号S2。从图象压缩装置中的DCT运算单元130和量化器14输出量化的DCT系数。具有图4至6所示内部配置的DCT运算单元130根据控制的DCT块长度控制信号适当地计算DCT系数。

现在详细描述第一运算器131-1的操作。

首先，由DCT运算和量化处理的数据特性依据例如内部编码和中间编码宏块MB的编码种类明显变化。在内部编码的情况下，存在大量非零系数。相反，在中间编码的情况下，大多数系数具有零值。

因此，利用MB编码的这一信息或利用从计数逻辑单元传送的非零DCT系数的统计信息，编码控制器10A确定DCT运算范围。利用DCT块长度控制信号S2把所确定的DCT运算范围传送到DCT运算单元130，以便控制DCT运算单元130的运算范围。

统计信息可以是在前面的宏块中的非零系数的数量或正好在前面的帧期间每个宏块的非零系数的平均数。除此之外，可利用统计信息通过给定信道中的现场测试预先确定最佳画面质量的DCT运算范围。

当信号值为4时，DCT运算器接收64(8×8)输入图象数据。然后，DCT运算器只计算64(8×8)个DCT系数中的16(4×4)个DCT系数。

换句话说，当DCT块长度控制信号的值是＂4＂时，该信号输入到2DDCT定时控制逻辑单元134中定时信号产生单元134A，写地址产生单元134B，和读地址产生单元134C。

定时信号产生单元134A利用该信号分别向1D DCT运算器131，133和转置存储器132传送输出端口P1、P2、P3、P7、P8、P9的信号。然后，写地址产生单元134B和读地址产生单元134C产生地址，通过P6输出该地址。

此时，P1、P2和P3是将要传送到第一1D DCT运算器131的控制信号。P1通知第一1D DCT运算器131所需要的输入图象数据作为块开始信号输入。P2是将要传送到寄存器131-7的锁定信号，寄存器131-7存储第一1D DCT运算器131中的第一运算器131-1的结果。当P2为＂1＂时，输出值不根据寄存器131-7的任何输入改变。P3是有关负载启动和将要传送给第一1D DCT运算器131的运算范围的数据信号。

P4、P5和P6信号传送到转置存储器132。P4是负载启动信号。P5是提供给转置存储器132的写地址。P6是提供给转置存储器132的读地址。

P7、P8和P9信号传送到第二1D DCT运算器133。P7信号向第二1D DCT运算器133通知转置存储器132读取所需的数据。P8是传送到寄存器131-7的锁定信号，寄存器131-7存储第二1D DCT运算器133的第一运算器131-1的结果。P9是将要传送给第二1D DCT运算器133的负载启动和数据信号。

P10信号通知量化器14开始传送DCT数据。

第一1D DCT运算器131用P1信号作为其起始点来开始其操作。P2的信号控制用于在寄存器131-7中存储数据的定时。P3的信号输入进入控制器131-5。

然后，输入的负载启动和数据信号操作计数器131-5A。此后，计数器131-5A的输出传送到DCT内核库131-6的多路复用器131-6A至131-6D作为选择信号SEL。然后，多路复用器把DCT内核库的适当系数传送到第二运算器131-3的乘法器。当DCT内核库由可寻址存储器组成时也可实现同样的操作。

另外，计数器131-5A的LSB在多路复用单元131-2的多路复用器131-6A至131-6D的SEL中选择相加的输入数据或相减的输入数据。

把如上计算的DCT系数临时存储在转置存储器132中。此后，DCT系数在第二1D DCT133中经过另一个运算处理，以便获得最终的2DDCT结果。

可用矩阵表示由通用DCT运算处理获得的2D DCT系数Z，如可在等式2a中看到的。

Z＝AXA′，X＝A′ZA                     ------等式2a

其中X是输入图象数据，Z是2D DCT系数，A是正交矩阵。 $A(u,v)=\sqrt{\frac{2}{N}\mathrm{\&alpha;}\left(u\right)\cos \frac{(2v+1)\mathrm{\&pi;u}}{2N}},$

其中 $a=0.5\cos \frac{\mathrm{\&pi;}}{16},b=0.5\cos \frac{2\mathrm{\&pi;}}{16},c=0.5\cos \frac{3\mathrm{\&pi;}}{16},d=0.5\cos \frac{4\mathrm{\&pi;}}{16},$ $e=0.5\cos \frac{5\mathrm{\&pi;}}{16},f=0.5\cos \frac{6\mathrm{\&pi;}}{16},g=0.5\cos \frac{7\mathrm{\&pi;}}{16}$

当按1D分开等式2a时，如果AX＝Y，Y＝(y₀，y₁，……，y₇)，Y变成1D DCT系数。然后，可利用矩阵A的特性在等式3中表示y₀，y₁，……，y₇的值。 $\left[\begin{array}{c}{y}_0\\ y_2\\ y_4\\ y_6\end{array}\right]=\left[\begin{array}{cccc}d& d& d& d\\ b& f& -f& -b\\ d& -d& -d& d\\ f& -b& b& -f\end{array}\right]\left[\begin{array}{c}{x}_0+x_7\\ x_1+x_6\\ x_2+x_5\\ x_3+x_4\end{array}\right],\left[\begin{array}{c}{y}_1\\ y_3\\ y_5\\ y_7\end{array}\right]=\left[\begin{array}{cccc}a& c& e& g\\ c& -g& -a& -e\\ e& -a& g& c\\ g& -e& c& -a\end{array}\right]\left[\begin{array}{c}{x}_0-x_7\\ x_1-x_6\\ x_2-x_5\\ x_3-x_4\end{array}\right]$

                                      ------等式3。

为执行输入图象数据x₀～x₇的1D DCT转换，首先将输入图象数据x₀～x₇输入到加法器和减法器。然后，在两个4×1矩阵中表示加法器和减法器的输出，位于等式3的右侧。通过预先对输入数据进行加法或减法运算，可将乘法运算的次数减少一半。

为得到2D DCT值，如等式2中所示调换值Y，然后根据等式3多次进行1D DCT转换。

据此，2D DCT装置可具有适合于首先计算低频DCT系数的结构，如图7所示。

因此，控制器131-5根据从DCT块长度控制信号S2获得的外部控制信号在DCT内核库中选择n次具有N/2元素的值。因此，可获得DCT系数y₀～y₇的N个单元。

作为实例，假设多路复用单元131-2从第一运算器131-1选择相加结果，DCT内核库131-6向第二运算器131-3中的四个乘法器提供值＂d＂。然后，可由第三运算器131-4获得第一DCT系数y₀。

           y₀＝(x₀+x₇)d+(x₁+x₆)d+(x₂+x₅)d+(x₃+x₄)d

然而，图3中的编码控制器10A控制量化器14的量化程度，以便根据诸如信道带宽和比特流输出缓冲器的信息占用之类的信息调节所产生的数据量。此时，编码控制器10A利用从如图3所示的计数逻辑单元21给出的量化DCT系数的信息适当地调节DCT块长度控制信号。因此，其结果是具有可取消量化后大多数被限定为＂0＂的高频分量的运算处理的优点。

实际上，由于量化DCT系数的信息通常具有Last、Run、或Level的行程编码结果，借助该结果，可很容易地利用图5中简单的计数逻辑计算非零DCT系数的数量。DCT运算器具有用于诸如移动视频终端之类需要高压缩比和低功率的应用的适当配置。

在把DCT运算表达为矩阵等式的等式2b中，当应用组成矩阵A的余弦函数的对称性时，可如等式3所示显著减少运算处理。另外，当第二运算器131-3把在多路复用单元131-2中选择的值与由控制器131-5适当选择的DCT内核值相乘时，可按所需的顺序获得频率区域中的DCT系数。

因此，通过省略高频系数的多余运算处理，本发明可减少DCT预算处理中产生的延时。另外，由于减少了运算数量，可降低功率消耗。

此外，利用常规结构很容易构成本发明。除此之外，在本发明中，可通过调节DCT内核库来控制DCT运算的精度。因此，本发明利用在需要高压缩比的应用中具有低精度的DCT内核库而具有减少组装硬件所需面积的优点。

Claims (20)

1.一种DCT计算器，其特征在于可在整个DCT区域内控制用于计算的DCT系数的范围。

2.根据权利要求1所述的DCT计算器，其特征在于由外部控制信号确定用于计算的DCT系数的范围。

3.根据权利要求2所述的DCT计算器，其特征在于由输入图象数据的特性确定用于计算的DCT系数的范围。

4.根据权利要求3所述的DCT计算器，其特征在于从预先计算的DCT系数的统计特性估算输入图象数据的特性。

5.根据权利要求4所述的DCT计算器，其特征在于在当前DCT系数计算前执行的预先计算的DCT系数的统计特性要么是在前面的宏块中非0的量化DCT系数，要么是就在前面的帧期间每个宏块非0量化DCT系数的平均数。

6.根据权利要求3所述的DCT计算器，其特征在于输入图象数据的特性是与宏块对应的编码模式。

7.根据权利要求2所述的DCT计算器，进一步包括，

一个控制器，用于为DCT运算器产生所希望数量的DCT系数；和

一个DCT内核库，用于根据控制器的控制信号存储所希望的DCT内核并输出对应的内核。

8.根据权利要求7所述的DCT计算器，其特征在于根据外部控制信号确定控制器产生的DCT系数数量的上限。

9.根据权利要求7所述的DCT计算器，其特征在于DCT内核库包括用于根据来自控制器的信号输出对应内核的多路复用器。

10.根据权利要求7所述的DCT计算器，其特征在于当输入图象数据的数量是N时，一次选择的DCT内核的元素数量是N/2。

11.根据权利要求7所述的DCT计算器，进一步包括，

一个加法器/减法器，用于对一对的输入图象数据的值进行加/减运算；和

一个乘法装置，用于将加法器/减法器的输出值与从DCT内核库输出的内核相乘的。

12.根据权利要求7所述的DCT计算器，其特征在于当输入图象数据的数量为N时，通过加/减一对输入数据将用于获得一个DCT系数的乘法运算的次数减少到N/2。

13.根据权利要求7所述的DCT计算器，其特征在于进一步包括一个编码控制器，用于根据输入图象数据的特性输出表示DCT系数运算范围的信号。

14.根据权利要求13所述的DCT计算器中的编码器，其特征在于包括，

一个量化器，用于量化计算的DCT系数；

一个计数器，用于对从量化器输出的系数中的非0系数的数量计数；和

一个编码控制器，用于根据输入图象数据的特性输出表示DCT系数运算范围的信号。

15.根据权利要求13所述的DCT计算器中的编码器，其特征在于包括一个编码控制器，用于根据对应宏块的编码模式信号输出DCT系数计算范围的信号。

16.一个2D DCT装置，其特征在于包括：

一个第一1D DCT运算器，用于对有关输入图象数据按行执行1DDCT运算；

一个转置存储器，用于暂时存储1D DCT运算器的结果；

一个第二1D DCT运算器，用于对由按行1D DCT运算处理的并存储在转置存储器中的有关结果数据按列进行1D DCT运算；和

一个控制逻辑单元，用于根据从外部给定DCT块长度控制信号控制第一和第二1D DCT运算器以及转置存储器的操作。

17.根据权利要求16所述的2D DCT装置，其特征在于进一步包括：

一个DCT内核库控制器，用于根据来自控制逻辑单元的控制信号来控制DCT系数的运算范围，并控制DCT内核库以选择需要的内核值；和

一个DCT内核库，用于存储DCT内核值并输出由DCT内核库控制器指定的内核值。

18.一种应用权利要求17所述的2D DCT装置的DCT计算器，其特征在于包括，

一个其特征在于具有多个加法器和减法器的加法/减法单元，用来根据余弦函数的对称性对输入图象数据进行加法/减法运算；

一个其特征在于具有多个多路复用器的多路复用单元，用于根据来自DCT内核库控制器的选择信号从加法/减法单元获得的相加数据和相减数据中选择一个；

一个其特征在于具有多个乘法器的乘法单元，用于将多路复用单元中选择的相加/相减数据与从DCT内核库给定的内核值相乘。

19.一种应用权利要求17所述的2D DCT装置的DCT计算器，其特征在于包括，

一个计数器，用于对非0的量化DCT系数计数；和

一个编码控制单元，用于利用计数结果产生块长度控制信号。

20.一种控制DCT系数范围的方法，包括步骤，

对量化DCT系数中的非0系数计数；

根据预先计算的非0的量化DCT系数的数量确定DCT系数的范围；

输出根据DCT系数的范围选择的DCT内核；和

利用DCT内核和对应的图输入数据计算DCT系数。

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