CN1256753C - 一种形成暨测试一相移掩膜的方法 - Google Patents

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Abstract

本发明提供一种形成暨测试一相移掩膜(phase shift mask，PSM)的方法。首先于一掩膜基底上的一主要图案区域中形成一第一图案、至少一第二图案以及至少一第三图案，以形成该相移掩膜，再利用该相移掩膜，将该第一、第二与第三图案转移至一半导体芯片上。最后利用转移至该半导体芯片上的该第二与第三图案，进行一相移掩膜测试(PSM test)。

Description

一种形成暨测试一相移掩膜的方法
技术领域
本发明提供一种形成暨测试一相移掩膜(phase shift mask，PSM)的方法，尤指一种形成一相移掩膜后，再利用该相移掩膜进行一相移掩膜测试(PSMtest)的方法。
背景技术
在半导体工艺中，为了大量重复地定义出集成电路的线路，必须先将设计的图案形成于掩膜上，然后再通过微影工艺将掩膜上的图案顺利地转移到半导体芯片上。由于被转移至半导体芯片上的图案是如此的细微，因此唯有提高掩膜上的分辨率(resolution)，才能使掩膜上的图案能够顺利无误地转移到半导体芯片上，进而使后续的蚀刻(etching)工艺以及离子布植(ionimplantation)等工艺得以顺利地进行。
现有的提高分辨率的方法，是利用相移掩膜(phase shift mask，PSM)来提高被转移至半导体芯片上的图案的分辨率的。现有的相移掩膜(phase shiftmask，PSM)是在玻璃基底与铬膜之间加设一层相移层，使曝光工艺中穿透的光线产生180°的相移角，可以有效缩小图案的边界摆动(boundary vibration)的范围，以提高图案的准确性。请参考图1至图4，图1至图4为现有的相移掩膜20的制作方法示意图。如图1所示，现有的制作一相移掩膜20的方法是先于一以石英(Quartz)构成的掩膜基底10表面，由下而上依序形成一相移层12、一以铬构成的遮蔽层14以及一光刻胶层(未显示)，接着再以一电子束(e-beam)于该光刻胶层的表面定义并形成一图案化(patterned)的第一光刻胶层16。如图2所示，利用第一光刻胶层16当作罩幕，进行一第一蚀刻工艺，以垂直去除未被第一光刻胶层16覆盖的遮蔽层14，随后将第一光刻胶层16完全去除。
请参阅图3，然后于相移层12及遮蔽层14上形成一光刻胶层(未显示)，接着再以一电子束于该光刻胶层的表面定义并形成一图案化的第二光刻胶层18。其中，利用第二光刻胶层18所定义出来的图案的面积是大于遮蔽层14且完全包覆住遮蔽层14，以于各遮蔽图案的周围构成相移区域。如图4所示，接着对相移层12进行一第二蚀刻工艺，以垂直去除未被第二光刻胶层18覆盖的相移层12，随后完全去除第二光刻胶层18，完成该现有技术的相移掩膜20工艺。
随着集成电路的设计线宽缩小以及集成度不断提高，在对光刻胶层进行曝光步骤时，晶圆对准精确度(alignment accuracy，AA)以及光学聚焦状态(focal condition)就显得相当重要。因为一旦对准精确度降低，会使前层图案与现层图案无法连贯，例如金属导线图案与前层插塞无法电连接。为了使掩膜与晶圆能够对准在适当的位置上，现有的方法是在掩膜图案的外围区域(一般是在切割道上)形成有数个也可称为光标(vernier)的对准标记(alignmentmark)。此对准标记图案会在每一个shot中被曝至晶圆上的光刻胶层中，并接着被显影出来。在进行后续各项工艺之前，会先利用这些光标分三步骤进行一包含有一注记测试(registration test)、一相角测试(phase angle test)以及一透光率测试(transparency test)的相移掩膜测试(PSM test)，以进一步确保后续各项工艺的良率。
然而现有技术中的对准标记是位于切割道上而非掩膜图案的主要图案区域(main field)中，因此在仅利用位于切割道上的对准标记进行该相移掩膜测试的状况下，无法精密地监测相移掩膜20于主要图案区域中的蚀刻均匀度(etching uniformity)。此外，当进行该相移掩膜测试时，必须分三步骤进行该注记测试、相角测试以及透光率测试，此种繁复的制作过程势必造成工时的增加，导致生产成本的上升。
发明内容
本发明的主要目的在于提供一种形成暨测试一相移掩膜(phase shiftmask，PSM)的方法，以解决上述现有的制作方法的问题。
本发明提供了一种形成暨测试一相移掩模的方法，该方法包含有下列步骤：提供一掩膜基底，且该掩膜基底上定义有一主要图案区域(main field)，以及一空白周边(blank periphery)环绕于该主要图案区域的外围；于该主要图案区域中形成一第一图案、至少一第二图案以及至少一第三图案，以形成所述相移掩膜；利用该相移掩膜进行一包含有一光刻(lithography)工艺以及一蚀刻工艺的图案转移工艺，以使该第一图案、第二图案以及第三图案转移至一表面包含有一感光层的半导体芯片上；利用转移至所述半导体芯片上的所述第二图案以及第三图案，进行一相移掩膜测试(PSM test)。
其中所述的空白周边(blank periphery)是用来当作所述的相移掩膜的抗静电周缘(anti-static charge border)。
其中所述的相移掩膜测试包含有一注记测试(registration test)、一相角测试(phase angle test)、一透光率测试(transparency test)或上述的三种测试。
其中所述的第二图案是位于所述的主要图案区域的边缘，且转移至所述的半导体芯片上的所述的第二图案是用来进行所述的相移掩膜的所述的注记测试。
其中所述的第三图案是位于所述的主要图案区域的中心，且转移至所述的半导体芯片上的所述的第三图案是用来进行所述的相移掩膜的所述的相角测试以及所述的透光率测试。
其中所述的第一图案是为一集成电路的部分图案。
其中所述的第一图案、所述的第二图案以及所述的第三图案均是由所述的掩膜基底、一相移层(phase shift layer)以及一遮蔽层所构成。
其中所述的第二图案以及所述的第三图案均包含有一由所述的掩膜基底以及所述的相移层所构成的十字型图案。
其中所述的掩膜基底是由石英(quartz)构成，所述的相移层(phase shiftlayer)是由硅化钼(molybdenum silicide，MoSi)构成，而所述的遮蔽层是由铬(chromium，Cr)构成。
其中所述的半导体芯片表面上还包含有一感光层。
其中所述的半导体芯片表面上还包含有一薄膜层，设于所述的感光层之下。
其中所述的图案转移工艺包含有一光刻(lithography)工艺以及一蚀刻工艺。
本发明还提供了一种形成暨测试一相移掩膜(PSM)的方法，该方法包含有下列步骤：
提供一掩膜基底，且该掩膜基底上定义有一主要图案区域，以及一抗静电周缘(anti-static charge border)，环绕于该主要图案区域的外围；
于该主要图案区域中形成一第一图案以及至少一第二图案，形成所述相移掩膜；
利用该相移掩膜进行一图案转移工艺，以使该第一图案以及第二图案转移至一半导体芯片上；以及
利用转移至所述半导体芯片上的所述第二图案进行一相移掩膜测试(PSMtest)。
其中所述的第一图案是为一集成电路的部分图案。
其中各所述的第二图案是设于所述的主要图案区域的边缘以及中心位置。
其中所述的第一图案以及所述的第二图案均是由所述的掩膜基底、一相移层以及一遮蔽层构成。
其中所述的第二图案包含有一由所述的掩膜基底以及所述的相移层所构成的十字型图案。
其中所述的相移掩膜测试包含有一注记测试(registration test)、一相角测试(phase angle test)以及一透光率测试(transparency test)。
其中所述的半导体芯片表面上还包含有一感光层。
其中所述的半导体芯片表面上另包含有一薄膜层，设于所述的感光层之下，且所述的图案转移工艺包含有一光刻(lithography)工艺以及一蚀刻工艺。
由于本发明形成暨测试所述相移掩膜的方法是于该掩膜基底的所述主要图案区域的边缘与中心分别形成第一图案、第二图案以及第三图案，再利用转移至半导体芯片上的所述第二图案以及第三图案进行该相移掩膜测试，因此可精密地监测该相移掩膜于所述主要图案区域中的蚀刻均匀度(etchinguniformity)。此外，本发明可于同一步骤内进行该相移掩膜测试所包含的一注记测试(registration test)、一相角测试(phase angle test)以及一透光率测试(transparency test)，因此可以达到简化工艺与节省工时的效果，进而降低生产成本，增加产品的竞争力。
附图说明
图1至图4为现有的相移掩膜的制作方法示意图；
图5至图10为本发明形成暨测试一相移掩膜的方法示意图。
附图标记说明：
10  掩膜基底                12    相移层
14  遮蔽层                  16    第一光刻胶层
18  第二光刻胶层            20    相移掩膜
40  掩膜基底                42    相移层
44  遮蔽层                  46    主要图案区域
48  空白周边区域            50    第一注记图案
52  第二注记图案            54    相移掩膜
56  预定区域                58    主要图案区域
60  空白周边区域            62    第一被转移图案
64  第二被转移图案
具体实施方式
请参考图5至图10，图5至图10为本发明形成暨测试一相移掩膜(phaseshift mask，PSM)的方法示意图。如图5所示，一掩膜基底40上依序设有一相移层(phase shift layer)42以及一遮蔽层44。通常掩膜基底40是由石英(quartz)构成，相移层42是由硅化钼(molybdenum silicide，MoSi)构成，而遮蔽层44则是由铬(chromium，Cr)构成。
请参照图6与图7，图6与图7为掩膜基底40的俯视图。如图6所示，掩膜基底40上定义有一主要图案区域(main field)46，以及一环绕于主要图案区域46的外围的空白周边(blank periphery)区域48。其中空白周边区域48是用来当作后续形成的一相移掩膜54的抗静电周缘(anti-staticcharge border)，而主要图案区域46上则定义有一集成电路的部分图案(未显示)。为方便说明，图6与图7中仅标示出掩膜基底40，而将相移层42与遮蔽层44省略。
如图7所示，首先于主要图案区域46的边缘形成至少一第一注记图案50，并同时于主要图案区域46的中心形成至少一第二注记图案52，以形成相移掩膜54。其中该集成电路的部分图案、第一注记图案50与第二注记图案52均是由该掩膜基底40、相移层42以及遮蔽层44所构成，且第一注记图案50以及第二注记图案52均包含有一由掩膜基底40、相移层42以及遮蔽层44所构成的不规则形图案。请参照图8与图9，图8与图9为第一注记图案50以及第二注记图案52的放大俯视图。如图8所示，在本发明的最佳实施例中，第一注记图案50以及第二注记图案52均包含有一十字型图案，且该十字型图案是由相移层42构成；而如图9所示，在本发明的另一实施例中，第一注记图案50以及第二注记图案52也均包含有一十字型图案，该十字型图案则是由掩膜基底40构成。
请参照图10，图10为一上方还包含有一薄膜层(未显示)以及一设于该薄膜层上方的感光层(未显示)的半导体芯片的一预定区域56的俯视图。如图10所示，预定区域56的表面上也定义有一主要图案区域58以及一环绕于主要图案区域58的外围的空白周边区域60。接着利用相移掩膜54进行一包含有一光刻(lithography)工艺以及一蚀刻(etching)工艺的图案转移工艺，以将第一注记图案50、第二注记图案52以及该集成电路的部分图案转移至预定区域56的表面，于主要图案区域58的边缘形成至少一第一被转移图案(first transferred pattern)62，并同时于主要图案区域58的中心形成至少一第二被转移图案(second transferred pattern)64。
为确保该集成电路的部分图案有被精确地转移至预定区域56上，在进行后续各项工艺之前，会先利用转移至预定区域56上的第一被转移图案62以及第二被转移图案64，辅以现有的技术中形成于该半导体芯片的切割道上(未显示)的多个也可称为光标(vernier)的对准标记(alignment mark，未显示)，进行一相移掩膜测试(PSM test)。通常进行该相移掩膜测试的方法，是针对该半导体芯片分别进行一注记测试(registration test)、一相角测试(phaseangle test)与一透光率测试(transparency test)，也可直接针对该导体芯片进行上述的三种测试。在本发明的最佳实施例中，转移至预定区域56上的第一被转移图案62是用来进行该相移掩膜的所述注记测试，而转移至预定区域56上的第二被转移图案64则是用来进行该相移掩膜的所述相角测试以及透光率测试。而在本发明的另一实施例中，第一被转移图案62以及第二被转移图案64则可同时用以针对预定区域56，直接进行上述的三种测试，以进一步确保后续各项工艺的良率。
相较于现有的技术，本发明形成暨测试该相移掩膜的方法是先于掩膜基底40的主要图案区域46的边缘与中心分别形成第一图案50与第二图案52，再利用转移至预定区域56上的第一被转移图案62以及第二被转移图案64进行该相移掩膜测试，因此可精密地监测相移掩膜54于主要图案区域46中的蚀刻均匀度(etching uniformity)。此外，本发明可于同一步骤内进行该相移掩膜测试所包含的所述注记测试、相角测试以及透光率测试，因此可以达到简化工艺与节省工时的效果，进而降低生产成本，增加产品的竞争力。
以上所述仅本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (20)

1.一种形成暨测试一相移掩膜的方法，该方法包含有下列步骤：
提供一掩膜基底，且该掩膜基底中定义有一主要图案区域，以及一空白周边环绕于该主要图案区域的外围；
于该主要图案区域中形成一第一图案、至少一第二图案以及至少一第三图案，形成所述相移掩膜；
利用该相移掩膜进行一图案转移工艺，以使该第一图案、该第二图案以及该第三图案转移至一半导体芯片上；以及
利用转移至该半导体芯片上的该第二图案以及该第三图案，进行一相移掩膜测试。
2.如权利要求1所述的方法，其中所述的空白周边是用来当作所述的相移掩膜的抗静电周缘。
3.如权利要求1所述的方法，其中所述的相移掩膜测试包含有一注记测试、一相角测试、一透光率测试或上述的三种测试。
4.如权利要求3所述的方法，其中所述的第二图案是位于所述的主要图案区域的边缘，且转移至所述的半导体芯片上的所述的第二图案是用来进行所述的相移掩膜的所述的注记测试。
5.如权利要求3所述的方法，其中所述的第三图案是位于所述的主要图案区域的中心，且转移至所述的半导体芯片上的所述的第三图案是用来进行所述的相移掩膜的所述的相角测试以及所述的透光率测试。
6.如权利要求1所述的方法，其中所述的第一图案是为一集成电路的部分图案。
7.如权利要求1所述的方法，其中所述的第一图案、所述的第二图案以及所述的第三图案均是由所述的掩膜基底、一相移层以及一遮蔽层所构成。
8.如权利要求7所述的方法，其中所述的第二图案以及所述的第三图案均包含有一由所述的掩膜基底以及所述的相移层所构成的十字型图案。
9.如权利要求7所述的方法，其中所述的掩膜基底是由石英所构成，所述的相移层是由硅化钼构成，而所述的遮蔽层是由铬构成。
10.如权利要求1所述的方法，其中所述的半导体芯片表面上还包含有一感光层。
11.如权利要求10所述的方法，其中所述的半导体芯片表面上还包含有一薄膜层，设于所述的感光层之下。
12.如权利要求1所述的方法，其中所述的图案转移工艺包含有一光刻工艺以及一蚀刻工艺。
13.一种形成暨测试一相移掩膜的方法，该方法包含有下列步骤：
提供一掩膜基底，且该掩膜基底中定义有一主要图案区域，以及一抗静电周缘，环绕于该主要图案区域的外围；
于该主要图案区域中形成一第一图案以及至少一第二图案，形成所述相移掩膜；
利用该相移掩膜进行一图案转移工艺，以使该第一图案以及该第二图案转移至一半导体芯片上；以及
利用转移至所述半导体芯片上的所述第二图案进行一相移掩膜测试。
14.如权利要求13所述的方法，其中所述的第一图案是为一集成电路的部分图案。
15.如权利要求13所述的方法，其中各所述的第二图案是设于所述的主要图案区域的边缘以及中心位置。
16.如权利要求13所述的方法，其中所述的第一图案以及所述的第二图案均是由所述的掩膜基底、一相移层以及一遮蔽层构成。
17.如权利要求16所述的方法，其中所述的第二图案包含有一由所述的掩膜基底以及所述的相移层所构成的十字型图案。
18.如权利要求17所述的方法，其中所述的相移掩膜测试包含有一注记测试、一相角测试以及一透光率测试。
19.如权利要求13所述的方法，其中所述的半导体芯片表面上还包含有一感光层。
20.如权利要求19所述的方法，其中所述的半导体芯片表面上还包含有一薄膜层，设于所述的感光层之下，且所述的图案转移工艺包含有一光刻工艺以及一蚀刻工艺。
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