CN1243423C - 一种用于数字信号处理的线性内插装置 - Google Patents

Abstract

一种用于数字信号处理的线性内插装置，包括存储器和积分泻放滤波器，其中，积分泻放滤波器将输入信号x_n经过舍入器舍去m位得到x′_n，将该信号送入L级移位寄存器和第一寄存器暂存，L级移位寄存器的输出信号x′_n-L至第二寄存器暂存，第一寄存器中x′_i通过减法器减去第二寄存器中的x′_n-L，差值Δx_n被存入第三寄存器然后与存放于第四寄存器中的y_n-1相加，其结果即为积分泻放滤波器的输出y_n。本发明避免了专用的插零设备，消除滤波器中乘法器的使用。另外采用递归结构的积分泻放滤波器，只耗用一个加法器和一个减法器，且运算步骤少，不产生舍入误差积累引入的错误。因此本发明在滤波成形效果、资源耗费和工作速度方面有着良好的表现。

Description

一种用于数字信号处理的线性内插装置

技术领域

本发明涉及一种变速率的数字信号处理设备，尤其涉及用于数字信号处理的线性内插装置。

背景技术

在数字信号处理领域中，有多种场合需要提升数字信号的采样率，常用的方法为线性内插。

假定，某信号的采样率需要提升至原来的L倍，则：先在待处理的数据中等间隔的插入L-1个0，以提升数据流的数据速率至先前的L倍，再将该提升速率后的数据流经过线性插值滤波器做滤波处理，滤波的结果即是经过线性内插后采样率被提升了结果。其中，线性插值滤波器的冲击响应h_lin如下：

其中：n为整数，表示信号中的按时间排列的第几个数。

而实现上述方法的装置，如图1所示，包括插零装置11和线性插值滤波器12，该线性插值滤波器12结构如图2所示，它包括若干相连的寄存器122、若干分别与各寄存器122相连的乘法器123和一与各乘法器相连的加法器124，其中，各乘法器123对应输入各系数。

由于上述装置中采用了插零装置11，同时在线性插值滤波器12中必须使用诸多乘法器，从而导致了该装置不仅结构复杂，而且耗用资源较多，硬件成本相对较高。

发明内容

本发明的目的在于提供一种降低硬件成本，结构简单、易于使用的用于数字信号处理的线性内插装置。

本发明所提供的一种用于数字信号处理的线性内插装置，包括一存储器和一与该存储器相连的积分泻放滤波器，其中：存储器，其有两个端口，一个端口用于接收待内插处理的信号，对其进行暂存处理，然后这些信号在存储器的另一个端口以一速率被读出，该读出速率等于待内插的信号需要被提升至的采样速率；积分泻放滤波器，接收所述存储器输出的信号，对其进行积分泻放滤波处理，并根据需要进行舍入，输出的信号就是经过线性内插的数据率获得提升的信号，且该信号被做了适当的舍入。

在上述的用于数字信号处理的线性内插装置中，积分泻放滤波器包括一舍入器、一加法器、一减法器、L级移位寄存器、第一、第二、第三和第四寄存器，其中：舍入器，将输入信号x_n进行舍入处理，舍去m位，输出信号x_n’，其中，m为自然数；L级移位寄存器，接收所述舍入器的输出信号x_n’，暂存后，输出信号x_n-L’，L等于待线性内插处理的信号采样率提升的倍数；第一寄存器，接收所述舍入器的和第二寄存器的输出信号x_n-L’，进行减法运算，输出差值Δx_n；第四寄存器，用于暂存上一个积分泻放滤波处理后的输出信号y_n-1；第三寄存器，接收所述减法器的输出差值Δx_n，暂存后，输出Δx_n；加法器，接收所述第三寄存器的输出Δx_n和第四寄存器的输出信号y_n-1，进行相加，结果即为积分泻放滤波器的输出信号y_n，同时信号y_n被存放在第四寄存器作为下一个数据进来运算时的上一个积分泻放滤波处理后的输出信号y_n-1。

采用了上述的技术解决方案，将线性插值滤波器分解为级联的积分泻放滤波器，插零和第一级的积分泻放滤波器通过提升存储器输出端的时钟速率实现，避免了专用的插零设备和一级积分泻放滤波器，消除滤波器中乘法器的使用。另外对于积分泻放滤波器，本发明采用递归结构，该结构只耗用一个加法器和一个减法器，且具有运算步骤少，不产生舍入误差积累引入的错误。因此本发明在滤波成形效果、耗用资源和工作速度方面有着良好的表现。

附图说明

图1是现有的线性内插装置的结构示意图；

图2是图1中的线性插值滤波器的结构框图；

图3是本发明线性内插装置的结构示意图；

图4是现有积分泻放滤波器的结构框图；

图5是图3中采用的发明的积分泻放滤波器的结构框图；

图6是本发明用于WCDMA基带发射脉冲成形设备的结构框图。

具体实施方式

如图3所示，本发明数字信号线性内插装置包括存储器31和一积分泻放滤波器32。

待插值处理的数据首先以fs的速率存入存储器31，在存储器的输出端以Lfs的速率输出，输出的信号再经过一L阶积分泻放滤波器进行滤波，积分泻放滤波器的输出信号即为经过了线性内插，采样率提升至Lfs的数据。

其中，存储器31和一积分泻放滤波器32为两级级联，完成线性内插功能，其原理如下：

由式(1)给出的线性内插时所用线性插值滤波器的冲击响应，根据信号理论，该线性插值滤波器可由两级L阶的积分泻放滤波器级联来实现，其中：L阶积分泻放滤波器的冲击响应h_int由(2)式表示，即：

显然h_int[n]和h_lin[n]之间存在以下关系：

h_lin[n]＝h_int[n]*h_int[n]            (3)

其中：*表示卷积。

因此，由式(3)表明两级(即存储器31和一积分泻放滤波器32)的级联等效于现有的线性内插滤波器。而积分泻放滤波器的系数都为1，可以用现有技术中的积分泻放滤波器来实现，如图4所示，包括若干寄存器122和若干加法器124，其与已有的线性内插滤波器相比，避免使用乘法器，从而大大地节省硬件资源的开销。

下面将以对信号a₀，a₁，a₂，a₃，……做8倍的采样率提升为例说明将待插值处理的数据以fs的速率存入寄储器，在寄储器的输出端以Lfs的速率输出等效于将待插值处理的数据等间隔插入L-1个0并经一次L阶的积分泻放滤波器滤波。

在a₀，a₁，a₂，a₃，……的各个数据之间等间隔插入7个零得到的信号是：

a₀，0，0，0，0，0，0，0，a₁，0，0，0，0，0，0，0，a₂，0，0，0，0，0，0，0，a₃，0，0，0，0，0，0，0，……此时的信号的速率为插零之前的8倍，将此信号再经过一次L阶的积分泻放滤波器滤波得到的结果是：

a₀，a₀，a₀，a₀，a₀，a₀，a₀，a₀，a₁，a₁，a₁，a₁，a₁，a₁，a₁，a₁，

a₂，a₂，a₂，a₂，a₂，a₂，a₂，a₂，a₃，a₃，a₃，a₃，a₃，a₃，a₃，a₃，……

而本发明中的，通过将待插值处理的数据以fs的速率存入存储器，在存储器的输出端以8fs的速率输出直接输出了以上的序列。

由此可见，本发明中实现了对输出信号的插零和一次积分泻放滤波而没有增添额外的设备，这也就降低了设备的硬件资源耗用。

在上述的发明中，积分泻放滤波器采用现有技术中结构，虽然不需要乘法器，却要耗用较多的加法器，尤其当要实现的积分泻放滤波器的阶数较高时，加法器的数目会更多，耗费较多的资源，且运算的延迟会随着滤波器阶数的提高而加大。

因此本发明还设计了一种如图5所示的以递归方法实现的积分泻放滤波器。

如图5所示，该积分泻放滤波器包括一舍入器51、一加法器57、一减法器54、L级移位寄存器53、第一、第二、第三和第四寄存器52、55、56、58。

设输入信号为：x₀，x₁，…x_n，x_n+1…，经过L阶积分泻放滤波器的输出为：y₀，y₁，…y_n，y_n+1…，则：

输入信号x_n经过舍入器51舍去m位得到x_n’，将该信号送入L级移位寄存器53和第一寄存器52暂存，此时L级移位寄存器的输出端将有信号x_n-L’输出至第二寄存器55暂存，第一寄存器中x_i’通过减法器51减去第二寄存器55中的x_n-L’得到的差为Δx_n，Δx_n首先被存入第三寄存器56然后与存放于第四寄存器58中的y_n-1相加，相加的结果即为积分泻放滤波器的输出y_n，y_n同时被存放在第四寄存器58作为下一个数据进来运算时的y_n-1。需要指出的是，在系统刚开始工作时，L级移位寄存器和各个寄存器的初始值都必须是0。

上述装置实现了对输入信号的积分泻放滤波，同时对滤波结果做了舍入处理。其原理为：

设积分泻放滤波器的输入信号为：x₀，x₁，…x_n，x_n+1…，输出信号为：y₀，y₁，…y_n，y_n+1…，则：

$y_n=\underset{i=n-L+1}{\overset{n}{\mathrm{\Σ}}}{x}_{n+i}---\left(4\right)$

根据上式：

$y_{n+1}=\underset{i=n-L+2}{\overset{n+1}{\mathrm{\Σ}}}{x}_{n+i+1}$

$=y_n+x_{n+1}-x_{n-L+1}---\left(5\right)$

式(5)表明，如采用递归结构，积分泻放滤波器无论其阶数是多少都可仅仅由一个加法器和一个减法器实现。

由于在实际使用线性内插时，往往要求最终内插输出的位长是一定的，所以必须对输出结果做舍入处理，也即要求内插滤波器具有结果舍入处理的能力。

即需要线性内插设备的的最终输出结果Output为：

Output_n＝y_n/2m    (6)

其中m是要舍入的位数。显然这可以通过将y_n直接截尾m位来实现，然而这样做一方面要耗费额外的硬件资源，另一方面在多级线性内插滤波器级联使用时会带来舍入误差的积累放大问题。为此通过分析，将(6)式带入(5)式有：

Output_n+1＝Output_n+(x_n+1-x_n-L+1)/2m     (7)

Output_n+1＝Output_n+x_n+1/2m-x_n-L+1/2m    (8)

式(7)，式(8)说明，对输入信号进行舍入即可实现积分泻放滤波器结果的舍入。式(7)中的采用了对减法的结果做舍入的方法，而式(8)中对于输入的数据先做舍入后再做减法。在本发明中采用了式(8)中的处理方法。这是由于，式(8)中的方法和式(7)中的相比，一方面可以完全避免输出结果舍入误差积累的问题，另一方面其减法器的位数也较采用式(7)中的减法器少m位。

本发明所描述的线性内插装置可以应用在所有需要线性内插的场合，如GSM，CDMA的基站系统。

图6是本发明运用在WCDMA基带发送脉冲成形处理装置的功能框图。

待发送的基带信号经过脉冲成形(FIR)滤波器61的滤波处理后需要提升采样率以便进行后续的D/A(数字/模拟)信号变换。为此将经过脉冲成形FIR滤波器61滤波的信号送入本发明中描述的线性内插装置62，假如，线性内插装置将其采样率提升8倍，线性内插的结果舍入了低3位，经过线性内插处理的信号仍然不能满足带外衰减的特性，因此又将此信号经过两级本发明描述的8阶积分泻放滤波器63、64进行滤波，第一积分泻放滤波器63和第二积分泻放滤波器64都对滤波器的结果做了2位的舍入处理以使信号保持适当的位长，滤波的结果发往D/A66进行数模转换。

与传统的内插装置或本发明中采用已有技术的积分泻放滤波器相比，WCDMA基带发送脉冲成形处理装置若采用Xilinx公司的XCV1000E-6-hq240FPGA芯片实现大约需要12％的芯片资源，然而采用本发明的内插滤波器和积分泻放滤波器消耗的芯片资源下降为8％左右，即节省了大约三分之一的硬件资源开销。

本发明具有以下特点：

1.将线性内插滤波器分解为两个级联的积分泻放滤波器来实现。

2.插零和第一级的积分泻放滤波器通过提升存储器输出端的时钟速率实现，避免了专用的插零设备和一级积分泻放滤波器。

3.积分泻放滤波器采用了递归结构实现，该结构只耗用一个加法器和一个减法器，且具有结构简单，运算步骤少，不产生舍入误差积累的特点。

本发明的积分泻放滤波器可以作为独立的单元应用在任何需要使用积分泻放滤波器的场合。

Claims (1)

1.一种用于数字信号处理的线性内插装置，其特征在于：包括一存储器和一与该存储器相连的积分泻放滤波器，其中：

存储器，其有两个端口，一个端口用于接收待内插处理的信号，对其进行暂存处理，然后这些信号在存储器的另一个端口以一速率被读出，该读出速率等于待内插的信号需要被提升至的采样速率；

积分泻放滤波器，接收所述存储器输出的信号，对其进行积分泻放滤波处理，并根据需要进行舍入，输出的信号就是经过线性内插的数据率获得提升的信号，且该信号被做了适当的舍入；

所述的积分泻放滤波器包括一舍入器、一加法器、一减法器、L级移位寄存器、第一、第二、第三和第四寄存器，其中：

舍入器，将输入信号x_n进行舍入处理，舍去m位，输出信号x_n’，其中，m为自然数；

L级移位寄存器，接收所述舍入器的输出信号x_n’，暂存后，输出信x_n-L’，L等于待线性内插处理的信号采样率提升的倍数；

第一寄存器，接收所述舍入器的输出信号x_n’，暂存后，输出信号x_i’；

第二寄存器，接收所述L级移位寄存器的输出信号x_n-L’，暂存后，输出信号x_n-L’；

减法器，接收所述第一寄存器的输出信号x_i’和第二寄存器的输出信号x_n-L’，进行减法运算，输出差值Δx_n；

第四寄存器，用于暂存上一个积分泻放滤波处理后的输出信号y_n-1；

第三寄存器，接收所述减法器的输出差值Δx_n，暂存后，输出Δx_n；

加法器，接收所述第三寄存器的输出Δx_n和第四寄存器的输出信号y_n-1，进行相加，结果即为积分泻放滤波器的输出信号y_n，同时信号y_n被存放在第四寄存器作为下一个数据进来运算时的上一个积分泻放滤波处理后的输出信号y_n-1。

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