CN1237759C

CN1237759C - 单晶片以太网络交换器及其雏菊环测试法

Info

Publication number: CN1237759C
Application number: CN 02127090
Authority: CN
Inventors: 陈韵琪
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2002-07-29
Filing date: 2002-07-29
Publication date: 2006-01-18
Anticipated expiration: 2022-07-29
Also published as: CN1472932A

Abstract

一种单晶片以太网络交换器及其雏菊环测试法，该交换器包括：一实体层，具多个端口；一地址表单元，供写入及读出关于操作该多个端口的信息；一模式开关，以切换该交换器至一雏菊环测试模式；及一地址解析控制逻辑单元，含有一测试引擎；该雏菊环测试法的主要步骤为：将该多个端口的每一端口连接一无源回路回接装置；从该多个端口中选择一起始传送端口及一终止接收端口；给予该起始传送端口一测试信息包；及进行一信息包来源地址学习处理，以将该测试信息包辗转地从该起始传送端口向该终止接收端口传递；根据本发明，对于晶片制造商而言，其晶片测试的时间及成本皆大幅降低，而且只需要数字测试器。

Description

单晶片以太网络交换器及其雏菊环测试法

技术领域

本发明涉及以太网络(Ethernet)交换器(Switch)，尤其是一种单晶片以太网络交换器及其雏菊环测试法。

背景技术

将以太网络交换器控制器(controller)、存储器及以太网络实体层(physical layer entity；PHY)整合在单晶片上是一种趋势。然而，以太网络实体层是模拟电路，而其余两部份是数字电路，为此，三合一以太网络交换器晶片进行测试时将变得复杂且昂贵。公知的测试方法是将模拟电路及数字电路分别进行测试，如此，使得测试过程冗长，并且模拟测试器(tester)要昂贵的多，测试成本因而相当的高。对于整合后的以太网络交换器晶片进行测试的公知方法与过去所使用的模拟及数字测试方法并无不同，很难有大幅的改善。

因此，一种可以简化测试的以太网络交换器晶片乃被提出，而且新的且更有效率的测试方法亦被揭示。

发明内容

本发明的目的之一，是提供一种整合实体层的以太网络交换器晶片，其包括一雏菊环测试模式，受一模式选择信号切换而处于该雏菊环测试模式下，该晶片的多个端口(port)各自被连接一无源回路回接(passive loop-back)装置，并决定一起始传送端口及一终止接收端口在该晶片中的地址解析控制逻辑(address resolution control logic)运作一具有雏菊环测试功能的来源地址学习引擎(source address learning engine)之下，一外部输入或内部产生的测试信息包(packet)被辗转地从该起始传送端口向该终止接收端口传递，籍以测试该晶片。在一实施例中，该晶片包括一暂存器(register)储存产生测试信息包的信息，使在该晶片内部产生测试信息包。

本发明的目的之一，亦在提供一种为以太网络交换器晶片进行测试的雏菊环测试法，其包括初始写入地址表(address table)及信息包来源地址学习处理(source address learning process)，在具有雏菊环测试功能的来源地址学习引擎的运作下，导引一测试信息包辗转地从一起始传送端口向一终止接收端口传递，经由检验该终止接收端口最终收取的信息包而决定该测试结果。该测试信息包从受测晶片的外部输入或内部产生，若为后者，则还包括从该受测晶片中的暂存器取出预先储存的信息以产生该测试信息包。

为达成上述目的，本发明的一种单晶片以太网络交换器，包括：一实体层，含有多个端口，其中的一端口连接至一无源回路回接装置或每一端口均连接至一无源回路回接装置；一地址表单元，供写入及读出关于操作该多个端口的信息；一模式开关，以切换该交换器至一雏菊环测试模式；及一地址解析控制逻辑单元，含有一测试引擎，于该雏菊环测试模式下执行一信息包来源地址学习处理，以将一测试信息包辗转地传递经过该多个端口。

本发明还提出一种雏菊环测试法，供测试一包含实体层的单晶片以太网络交换器，该实体层含有多个端口该交换器含有一地址表供写入及读出关于操作该多个端口的信息，该测试法包括下列步骤：将该多个端口的每一端口连接一无源回路回接装置；从该多个端口中选择一起始传送端口及一终止接收端口；给予该起始传送端口一测试信息包；及进行一信息包来源地址学习处理，以将该测试信息包辗转地从该起始传送端口并经过前述各无源回路回接装置后向该终止接收端口传递。

根据本发明，对于晶片制造商而言，其晶片测试的时间及成本皆大幅降低，而且只需要数字测试器。

附图说明

图1：根据本发明的单晶片以太网络交换器的简化功能方块图；

图2：根据本发明的另一交换器晶片实施例的简化功能方块图；

图3：根据本发明的单晶片以太网络交换器的内部组成电路；

图4：以太网络交换器内部的地址表的信息格式；

图5：交换器中的地址解析控制逻辑的目的地址搜寻结果；

图6：公知技艺中学习处理前初始化的地址表；

图7：公知的学习处理安排；

图8：图7中的学习结果地址表；

图9：将图7的学习处理安排中的测试设备改用无源回路回接装置取代；

图10：图9中的学习结果地址表；

图11：根据本发明的雏菊环测试法，初始化设定的雏菊环测试地址表；

图12：根据本发明的学习处理安排；

图13：图12中的一个端口的学习结果地址表；

图14：图12中的另一个端口的学习结果地址表；

图15：图12中的终止端口的前一个端口的学习结果地址表；

图16：根据本发明的广播测试的学习处理安排。

具体实施方式

图1根据本发明的单晶片以太网络交换器的简化功能方块图，一以太网络交换器晶片10包括一数字部份12及一以太网络实体层14，该交换器晶片10含有多个端口，该实体层14含有每一端口的收发器(transiver)的模拟电路。该晶片10还包括一模式开关11，受一外部输入的模式选择信号Modeselect而在正常模式(normal mode)与测试模式(test mode)之间切换。在测试模式下，从该晶片10的所有端口中选取一个为起始传送端口STP以及另一个为终止接收端口SRP，一起始信息包(start packet)从起始传送端口STP馈入，经过在各个端口之间一连串的传递，而在终止接收端口SRP获得一终止信息包(stop packet)。在此传递信息包的过程中，每一端口从其发送器(transmitter)送出测试信息包，经过外界而从其自身的接收器(receiver)接收该测试信息包再传送给下一端口，如此递延直到终止接收端口SRP为止，并在此从终止信息包判断该晶片10是否为良品。为测试所需，此晶片10只须增加额外的一支接脚(pin)，以供输入模式选择信号Modeselect切换至测试模式，至于测试过程中使用的其他接脚乃是各个端口既有的接脚。与公知技艺相较下，为了分别测试数字电路与模拟电路所增加的测试接脚全部被免除了。

图2是根据本发明的另一晶片实施例的简化功能方块图，交换器晶片10’包括一数字部份12’及一以太网络实体层14，同样地，晶片10’亦包含多个端口及一模式开关11，且在测试模式下，亦从所有端口中选取一个为起始传送端口STP以及另一个为终止接收端口SRP，此外，晶片10’还包括一信息包产生机制13，藉以产生一起始信息包提供给起始传送端口STP，同样地，经过在各个端口之间一连串的传递，在终止接收端口SRP获得一终止信息包，然而，晶片10’还包括一验证单元15，前述信息包产生机制13同时将起始信息包传送给验证单元15，在此与终止信息包比较，以判断晶片10’测试的结果是否正确。

在上述两个实施例中，模式开关11、信息包产生机制13及验证单元15可以硬件或软件实现。而模式选择信号Mode select可以从单独的控制脚位或与其他信号共用的脚位输入。

晶片10/10’的更详细内部组成如图3所示，如同公知的整合式单晶片以太网络交换器，在数字部份12/12’包括一地址表16、一地址解析控制逻辑18、多个收发端口的媒体存取控制及直接记忆存取(Medium AccessControl-Direct Memory Access；MAC-DMA)20、22至24、一信息包缓冲器控制器(packet buffer controller)26、一信息包缓冲池(packetbuffer pool)28、一信息包存取协调引擎(packet access arbitrationengine)30、一CPU/EEPROM介面控制器(interface controller)32及暂存器34，而模拟部份14则包括多个收发端口的实体层36、38至40分别对应各自的MAC-DMA 20、22至24。晶片10/10’与外界的信号连接包括CPU/EEPROM介面控制器32连接至晶片接合垫(bonding pad)的读写信号WR/RD、数据输出信号Data_out及数据输入信号Data_in，以及实体层14中每一端口36、38至40的发送器及接收器与晶片接合垫之间的信息包信号。在图示的晶片10/10’中，因为维菊环测试而与公知技艺具有明显差异的部份包括地址解析控制逻辑18、暂存器34、起始信息包信号42(TXEN(0)及TXD(0)[3:0])与终止信息包信号44(RXDV(N-1)及RXD(N1)[3:0])。地址解析控制逻辑18包括信息包目的地址(destination address)搜寻(lookup)及来源地址学习引擎，其具有雏菊环测试功能，使在测试模式下运作雏菊环测试。暂存器34更储存有测试信息包所需的信息，包括起始端口、终止端口、雏菊环测试控制、欲自我测试的信息包长度、自我测试的信息包数量、信息包态样(Pattern)、一般及中止信息包。图中地址解析控制逻辑18与各MAC-DMA之间的信号PORT_learn表示信息包进入端口，应被以来源地址学习，而信号PORT_destinated表示信息包应被送出的端口，其包括三种情况，即广播(broadcast)至进入端口以外的所有端口、过滤(filter)属于与进入端口相同目的端口的端口及单送(unicast)至搜寻结果端口。

图4显示一个地址表的信息格式(information format)。一个地址表46由许多记录(entry)组成，这些记录并被依序编号。每一个记录的内容包括MAC地址、相关端口(correspond port)、时效计时器(aging timer)及正确指示(valid indicate)。地址表的内容供地址解析控制逻辑18参考所用，在一般情况下，地址解析控制逻辑18从地址表利用目的地址搜寻的功能查阅信息包的目的端口。图5是目的地址搜寻的结果，其包括三种情况，即广播、过滤及单送(unicast)至记录相关端口，表48中的第一及第二栏分别表示在不同情况下信息包目的地址与命中记录(hitting entry)MAC地址的比较及信息包进入端口(incoming port)与命中记录相关端口的比较的条件。

在测试以太网络交换器的过程中，包括利用地址解析控制逻辑18运作其来源地址学习引擎进行一来源地址学习处理，以测试交换器的功能。为便于了解本发明的原理及测试过程，先说明一般的地址解析控制运作，其首先初始化地址表46，即清除地址表46或将“0”写入地址表46的所有记录中，成为如图6所示的地址表50内容。在接着的步骤中，当收到信息包时，信息包的来源地址被学习，端口的信息被相关至进入端口。图7显示公知的学习处理安排，其将交换器52的每一端口54、56、58至60皆连接测试设备，如图中所示，端口56及58分别连接测试设备62及64。在学习处理中：

端口56的信息包：目的地址00 00 00 00 00 02，

来源地址00 00 00 00 00 01；

端口58的信息包：目的地址00 00 00 00 00 01，

来源地址00 00 00 00 00 02。

学习结果如图8的地址表66所示，此时目的地址搜寻的结果：

端口56的信息包：目的地址00 00 00 00 00 02，

来源地址00 00 00 00 00 01，

导向第一端口。

从图7，公知的晶片不提供数字接脚以进行测试，但是需要昂贵且复杂的测试设备，并且晶片内的暂存器不具备任何测试信息包的信息。

如果将图7的安排改用无源回路回接装置，如图9所示，端口56及58分别连接一无源回路回接装置68及70。在端口56产生一串地址递增的信息包流如下：

第一信息包：目的地址00 00 00 00 00 02，

来源地址00 00 00 00 00 01；

第二信息包：目的地址00 00 00 00 00 03，

来源地址00 00 00 00 00 02；

第三信息包：目的地址00 00 00 00 00 04，

来源地址00 00 00 00 00 03；

……；依此类推。

由于地址表的起始值被清除为0，如表50所示，使得从无源回路回接装置68回送的信息包无法找到目的端口，因此全部被广播到其他的端口去，由回路回接装置68回送的信息包流被学习的结果如图10的表72所示，然而由其他端口传出再经过所对应的回路回接装置回送的信息包经搜寻地址表72的结果，又会将信息包流自端口56传出再经回路回接装置68回送，而这些自其他端口送回的信息包流的来源地址又被重新学习，使得地址表的动态改变完全无法预测，而这些传出去其他端口的信息包流又不断传回自己的端口，将使系统完全崩溃。

一般而言，以太网络交换器必须验证主要项目包括：

(1)全线速度：即变换端口可同时转送148810信息包/秒对100M及14880信息包/秒对10M。

(2)信息包型态：包括单送、广播、过滤及中止(pause)信息包。中止信息包的目的地址特定为01 80 c2 00 00 01。每一端口接收到中止信息包，该端口应停止发送信息包，直到计时槽(timer slot)到期。

(3)端口双工(duplex)：包括全双工及半双工。

这些项目皆可利用本发明的雏菊环测试法来测试。

在本发明的地址解析控制运作中，包括初始化设定雏菊环测试地址表，亦即写入欲测试的MAC地址及起始端口编号加1至所有记录(或地址)中，以及当收到信息包时，信息包的来源地址被学习，端口的信息被写为原来的记录端口编号加1，但是当端口编号为终止端口时，则不修改。换言之，首先清除地址表及设定起始端口为第0端口，成为如图11所示的地址表74内容。学习处理安排如图12所示，交换器76包括端口78、80、82至84，分别连接无源回路回接装置68、70至86。在端口78产生地址递增信息包流如下：

第一信息包：目的地址00 00 00 00 0002，

来源地址00 00 00 00 00 01；

第二信息包：目的地址00 00 00 00 00 03，

来源地址00 00 00 00 00 02；

第三信息包：目的地址00 00 00 00 00 04，

来源地址00 00 00 00 00 03；

第四信息包：目的地址00 00 00 00 00 05，

来源地址00 00 00 00 00 04；

第五信息包：目的地址00 00 00 00 00 06，

来源地址00 00 00 00 00 05；

……；依此类推。

在信息包流经过端口78绕回的学习结果如图13的地址表88所示，所有的信息包会转送至下一端口80传出，再经无源回路回接装置70绕回端口80，目的地址搜寻地址表88的结果是转送至下一端口82，而绕回端口80的学习结果如图14的地址表90所示。从端口82送出再绕回后，目的地址搜寻地址表90的结果转送至下一端口，依此类推，直到端口84的前一端口，经绕回的学习结果如图15的地址表92所示。然后在端口84送出及绕回后，因为端口84为终止端口，故来源端口学习不再加1，目的地址搜寻结果不再送至下一端口，而全部被过滤。从终止端口检验最终的测试信息包即获得测试结果。本发明的晶片为了雏菊环测试提供数字接脚，如果不欲增加数字接脚，则在晶片内提供计数器(counter)，以收集信息包的循环冗余码检查(CRC)及遗失的数量。

对于广播信息包而言，前述的测试观念仍然适用，但是需要略为修改测试安排，如图16所示，只能选择端口78、80、82、……、84其中之一连接无源回路回接装置68，其余各端口则不接。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明之精神和范围内，当可做些许更动与润饰，因此本发明之保护范围当视权利要求书范围所界定者为准。

Claims

1.一种单晶片以太网络交换器，其特征是：包括：

一实体层，含有多个端口，其中一端口连接至一无源回路回接装置或每一端口均连接至一无源回路回接装置；

一地址表单元，供写入及读出关于操作该多个端口的信息；

一模式开关，以切换该交换器至一雏菊环测试模式；及

一地址解析控制逻辑单元，含有一测试引擎，于该雏菊环测试模式下执行一信息包来源地址学习处理，以将一测试信息包辗转地传递经过该多个端口。

2.如权利要求1所述的交换器，其特征是：还包括一输入装置，以输入该测试信息包。

3.如权利要求1所述的交换器，其特征是：还包括一信息包产生器，以在该交换器中产生该测试信息包。

4.如权利要求3所述的交换器，其特征是：还包括一储存装置，以储存该测试信息包的信息。

5.如权利要求1所述的交换器，其特征是：还包括一验证装置，以验证该测试信息包变化。

6.如权利要求1所述的交换器，其特征是：还包括一输出装置，以输出该测试信息包变化至该交换器外。

7.如权利要求1所述的交换器，其特征是：该测试引擎还包括一写入装置，于该雏菊环测试模式下写入一组初始地址至该地址表中。

8.如权利要求1所述的交换器，其特征是：该信息包来源地址学习处理包括将信息包目的地址定为下一端口。

9.一种雏菊环测试法，供测试一包含实体层的单晶片以太网络交换器，该实体层含有多个端口，该交换器包括一地址表单元，该地址表单元包括用于写入及读出关于操作该多个端口的信息的地址表，其特征是：该测试法包括下列步骤：

将该多个端口的每一端口连接一无源回路回接装置；

从该多个端口中选择一起始传送端口及一终止接收端口；

给予该起始传送端口一测试信息包；及

进行一信息包来源地址学习处理，以将该测试信息包辗转地从该起始传送端口并经过前述各无源回路回接装置后向该终止接收端口传递。

10.如权利要求9所述的测试方法，其特征是：还包括输入该测试信息包至该交换器中。

11.如权利要求9所述的测试方法，其特征是：还包括在该交换器中产生该测试信息包。

12.如权利要求9所述的测试方法，其特征是：还包括在该终止接收端口后验证该测试信息包变化。

13.如权利要求12所述的测试方法，其特征是：还包括输出该测试信息包变化至该交换器外。

14.如权利要求9所述的测试方法，其特征是：该学习处理包括将一接收信息包的目的地址定为下一端口。