CN1236609C - 速率变换装置以及速率变换方法 - Google Patents

Abstract

本发明提供了速率变换装置以及速率变换方法。在对多个输入速率将该输入速率变换成整数倍的速率变换装置中，削减该速率变换装置所需要的延迟元件数。该装置置备，由多个延迟元件依次使输入数据延迟的输入延迟单元(11)；依照输入数据的速率从该延迟元件的抽头选择由输入延迟单元(11)的延迟元件所延迟的数据，以使与各速率的输入数据有关的从向速率变换装置(10)的输入开始到输出为止的时间成为固定的选择单元(12)；对由选择单元(12)所选择的数据进行内插处理以使该速率成为整数倍的内插处理单元(13)；以及由单个或者多个延迟元件进行在内插处理后的数据的输出定时调整的输出延迟单元(14)。

Description

速率变换装置以及速率变换方法

技术领域

本发明涉及对多个种类的速率的输入数据进行速率变换处理的速率变换装置以及速率变换方法。

背景技术

以往，作为对于亮度数据和色差数据等的图像数据的处理，进行变换该数字数据的速率的处理(参照专利文献1：特开平1-109813号公报)。而且，有在该速率变换处理中，能够对多个种类的输入速率的数据进行速率变换处理的速率变换装置。例如，用一个速率变换装置，能够进行13.5MHz的亮度数据，和27MHz的亮度数据的速率变换处理。在对应这样的多个输入速率的速率变换装置中，要求从把该多个输入速率的各数据输入到该速率变换装置开始到输出为止的时间(即，速率变换处理的时间。下面记为“输入输出时间”)成为固定。这是因为当对于每个输入速率上述输入输出时间(速率变换处理的时间)不同时，从该速率变换装置输出数据的定时对每个速率就不同，发生图像错位等的问题。

下面，对对应多个输入速率，对各自的输入速率输入输出时间相等的现有的速率变换装置，一边参照图6～图9一边进行说明。

图6是表示现有的速率变换装置的结构的框图，图7是表示现有的速率变换装置的详细结构的图。

在图6中，现有的速率变换装置具备有：进行对于在内插处理中所需要的a个(a是自然数)数据中保持(a-1)个数据的延迟处理的输入延迟单元21；使用由该输入延迟单元21所保持的数据进行内插处理，进行将该所输入的数据的输入速率变换成整数倍的速率的内插处理的内插处理单元22；接收来自该内插处理单元22的内插处理后的数据，或者用于将不进行内插处理来自上述输入延迟单元21的输入数据以原样通过进行输出的直通输出用的数据，并对该接收到的数据实施延迟处理以使各速率的数据的上述输入输出时间成为固定进行输出的输出延迟单元23。

下面，使用图7详细地进行说明。此外，这里设上述内插处理单元22进行内插处理需要7个输入数据，并将该输入数据变换成两倍的速率。

上述输入延迟单元21具备有：对于为了在内插处理中所需要的a个(a是自然数，在图7中a＝7)数据中保持(a-1)个数据进行延迟处理的延迟元件201～206，和对该延迟元件201～206输出允许信号的输入延迟控制单元210，上述内插处理单元22，使用来自延迟元件201～206的抽头的数据，进行将该所输入的数据的速率变换成整数倍的速率的内插处理。这里，用内插处理单元22所进行的内插处理，是为了使数据的速率成为整数倍而在数据和数据之间插入新数据的处理，作为该处理方法，例如有，原样输出输入数据，在邻接的2个输入数据之间插入新数据的方法，和基于若干个输入数据进行该输入数据的函数逼近，代替输入数据而输出该函数逼近的结果的值，对邻接的2个输入数据之间也将该函数逼近的结果的值作为新数据进行输出的方法等。而且，作为前者的简单的具体例子，有将邻接的2个输入数据的平均值作为它们之间的新数据进行输出的方法。

而且，上述输出延迟单元23具备有：对上述内插处理后的数据进行延迟处理以使上述输入数据的输入输出时间固定的延迟元件211～220，对该延迟元件211～220输出允许信号的输出延迟控制单元230，选择来自预定的上述延迟元件201～206、211～220的抽头的数据以使多个输入速率的上述输入输出时间固定的选择器234～236，和在进行速率变换处理时和不进行速率变换处理直通输出时切换在上述延迟元件211中所输入的数据的选择器237。

接着，对上述现有的速率变换装置的动作，使用图8和图9进行说明。此外，在这里，现有的速率变换装置，对应2个不同的输入速率(f1、f2＝2×f1)，输入输出时间对各自的输入速率f1、f2相同，设上述内插处理单元22进行内插处理需要7个输入数据，并将该输入数据变换成两倍的速率。

首先，使用图8，对在现有的速率变换装置中所输入的数据的输入速率为f1的情形进行说明。图8是输入数据的速率为f1的情况下，从现有的速率变换装置的各部件输出的信号的时序图。

在输入速率为f1的情况下，首先输入延迟控制单元210，输出f1速率的允许信号(下面，记为“f1允许信号”)。然后，延迟元件201～206，通过该f1允许信号，使输入该速率变换装置中的数据延迟。例如，在作为输入数据，按顺序输入“A”、“B”、“C”、“D”、“E”、“F”、“G”、......这些数据的情况下，延迟元件201、206的输入成为如图8中所示那样。

内插处理单元22，读入从外部输入的数据，和在上述各延迟元件201～206中以f1允许信号为基础所延迟的输入数据。然后如上述那样，由于这里在内插处理单元22中内插处理需要7个输入数据，所以当内插处理单元22从上述各延迟元件201～206的各抽头读入7个数据“A”～“G”时(图8中所示的“T1”时刻)，首先输入该7个数据正中间的数据(从前数第四个数据)“D”。接着内插处理单元22，对该第四个数据“D”和第五个数据“E”之间的数据进行内插，然后输出作为该“D”和“E”之间的内插数据的数据“D′”。这样，内插处理单元22依次读入7个数据，对在该内插处理单元22中所输入的数据中，第四个数据“D”和第五个数据“E”之间的数据进行内插，如图8所示那样“D”、“D′”、“E”、“E′”、......输出该内插处理后的数据。然后，该内插处理后的数据，通过选择器237输入到延迟元件211。

如上面那样在内插处理单元22中进行了内插处理的内插处理后的数据，如图8所示那样输入到延迟元件211，通过延迟元件211、212进行延迟。此时所进行的延迟，是基于来自输出延迟控制单元230的2×f1速率的允许信号进行的。然后，用选择器235、236选择该延迟元件212的输出数据进行输出。此输出数据为f2(＝2×f1)速率，就是f1速率的输入数据被速率变换成两倍的速率。此外，不是从延迟元件211的输出而是从延迟元件212的输出取得向上述选择器235的输入是为了，使对输入数据不进行速率变换处理以直通进行输出时，和对输入数据进行速率变换处理后进行输出时的输入输出时间相同。即，因为直通输出时的输入输出时间为1/f1的整数倍，当在进行了速率变换处理时将来自延迟元件211的数据输出时，输入输出时间就不为1/f1的整数倍(参照图8)，所以用延迟元件212进而使其延迟1/(2×f1)，进行输出定时调整。从而，此时的输入输出时间，如在图8中从数据“D”输入到速率变换装置开始到输出为止的时间可知那样，就成为4×1/f1。

接着，使用图9，对所输入的数据的输入速率为f2的情形进行说明。图9是输入数据的速率为f2的情况下，从现有的速率变换装置的各部件输出的信号的时序图。

输入速率为f2时，也与输入速率为f1时同样地，在延迟元件201～206中进行延迟处理，在内插处理单元22中进行内插处理，该内插处理后的数据通过选择器237输入到延迟元件211。其中，输入控制单元21输出f2速率的允许信号(下面记为“f2允许信号”)。

从上述内插处理单元22输出的内插处理后的数据，通过选择器237输入到延迟元件211。此时的延迟元件211～220，通过来自输出延迟控制单元230的2×f2速率的允许信号进行延迟处理。延迟元件211的输出数据，如图9所示那样。

如已阐述过那样，在速率变换装置20中，为了防止对每个所输入的数据的各速率数据的所输出的定时不同而使图像错位，需要使输入输出时间固定。而且在这里，为了使在输入速率为f2和在输入速率为f1时输入输出时间相同，需要在输入速率为f2的情况下设该输入输出时间为4×1/f1，即8×1/f2。即，在输入速率为f2时，用10个延迟元件211～220使在内插处理单元22中进行了内插处理后的数据延迟，在使上述输入输出时间成为8×1/f2后(参照图9)，用选择器235、236选择延迟元件220的输出数据进行输出。此输出数据为2×f2速率，就是f2速率的输入数据被速率变换成两倍的速率。结果是在对应此f1、f2速率的现有的速率变换装置中，作为整体需要16个延迟元件。

进而，对在上述现有的速率变换装置中，不进行内插处理以直通输出输入数据的情形进行说明。

在以直通输出输入数据的情况下，以与进行了内插处理的情况相同的输入输出时间(在这里是4×1/f1)原样输出用内插处理单元22进行处理前的输入数据。从而，在选择器237中不是选择来自内插处理单元22的输出，而是选择来自延迟元件206的输出。而且，由于在所输入的数据的输入速率为f1的情况下，用4个延迟元件使输入数据逐一延迟1/f1即可，所以通过在选择器234中选择延迟元件204的输出，用选择器236选择上述选择器234的输出，就得到f1速率的直通输出，另一方面，由于在输入速率为f2的情况下，用8个延迟元件使其逐一延迟1/f2即可，所以通过用选择器234选择延迟元件212的输出，用选择器236选择上述选择器234的输出，就得到f2速率的直通输出。但是，以直通输出输入数据的情况，与对输入数据进行了内插处理后输出的情况不同，输出延迟控制单元230，在输入速率为f1时，输出与输入延迟控制单元210相同的f1允许信号，在输入速率为f2时，输出与输入延迟控制单元210相同的f2允许信号。

这里，在现有的速率变换装置20中不进行内插处理以直通输出输入数据的情况下，也可以如上述说明那样用上述图7的速率变换装置的结构来进行处理，在此结构中，由于在f2速率中的直通输出时，在内插处理后的数据的延迟处理和直通输出时的数据的延迟处理中共享延迟元件211、212，所以在从内插处理后的输出切换为直通输出时，不是直接得到直通输出，而是首先输出此时在延迟元件211、212中所保持的数据，切换后起始的2个数据就成为进行了内插处理后的数据。从而，在从内插处理后的输出切换到直通输出的时刻，就不能没有迟延地得到直通输出。另外，由于同样的理由，在从直通输出切换到内插处理后的输出时，也不能没有迟延地得到内插后的输出。

为了解决这个问题，也可以如图10所示那样，在现有的速率变换装置20中设置为了f2速率中的直通输出而使用的延迟元件207、208。通过这样处理，在切换直通输出和内插处理后的输出的时刻，就能够没有迟延地得到切换后的输出。

发明内容

但是，为了输入输出时间的调整而保持内插处理后的数据，就成为保持通过内插处理被速率变换成整数倍(上述现有例子的情况为两倍)后的数据，就有所需要的延迟元件的数量变多，作为速率变换装置整体的规模增大这种问题。

另外，在上述现有例子中，对输入速率为2个(f1、f2＝2×f1)的情形进行了说明，例如，在输入速率为3个(f1、f2＝2×f1、f3＝2×f2)的情况下，就需要更多的延迟元件。具体来讲，现有的速率变换装置，对应这3个不同的输入速率f1、f2、f3，输入输出时间对各自的输入速率f1、f2、f3相同，当设上述内插处理单元22进行内插处理需要7个输入数据，并将该输入数据变换成两倍的速率时，该输入输出时间就是4×1/f1。然后，在输入速率为f3时，从输入延迟控制单元210输出f3速率的允许信号，使用图7的延迟元件201～206、211、212(图8的延迟元件)，就能够用4×1/f3的时间，将以f3速率所输入的输入数据速率变换成2×f3速率。但是，为了使数据的输入输出时间固定(4×1/f1)，就必须在输出延迟单元23中对速率变换后的数据，进行以从4×1/f1减去4×1/f3的时间程度及2×1/f3速率的延迟处理。为此所需要的延迟元件的数量就成为(4×1/f1-4×1/f3)/(1/(2×f3))＝24。从而，在装置整体中就需要32个(＝24+8)延迟元件。

如从这个例子可知那样，当在上述速率变换装置中进行处理的输入速率的数量变多时，用于调整输出时间的延迟元件的数量就增加，装置的规模作为整体就增大。

另外，为了使图7中所示的现有的速率变换装置，能够在切换了直通输出和内插处理后的输出的时刻，没有迟延地得到切换后的输出，如使用图10所说明那样，就进一步增加延迟元件的数量。进而，为了输入输出时间调整而使进行了速率变换后的高速率的数据延迟，也使得消耗功率增大。

本发明就是为了解决上述问题点而完成的，其目的是提供能够通过减少延迟元件的数量来削减作为速率变换装置整体的规模，且削减消耗功率的速率变换装置以及速率变换方法。

本发明采用一种对多个种类的输入速率进行速率变换的速率变换装置，其特征在于，备有：由串联连接的多个延迟元件依次使输入数据延迟的输入延迟单元；依照上述输入数据的各速率，从上述多个延迟元件的抽头选择在上述输入延迟单元的各延迟元件中所延迟的数据，以使上述多个种类的速率的输入数据从输入到该速率变换装置开始到输出为止的输入输出时间成为固定的选择单元；进行将由上述选择单元所选择的数据的速率变换成整数倍的内插处理的内插处理单元；以及由单个或者多个延迟元件进行在上述内插处理单元中进行内插处理后的数据的输出定时调整的输出延迟单元。

本发明采用一种对多个种类的输入速率进行速率变换的速率变换方法，其特征在于，包括：使用串联连接的多个延迟元件依次使输入数据延迟的输入延迟步骤；依照上述输入数据的各速率从上述多个延迟元件的抽头选择由上述多个延迟元件所延迟的数据，以使将上述多个种类的速率的输入数据的各速率变换成整数倍的速率变换处理的时间成为固定的选择步骤；进行将由上述选择步骤所选择的数据的速率变换成整数倍的速率的内插处理的内插处理步骤；以及使用单个或者多个延迟元件进行上述内插处理后的数据的输出定时调整的输出延迟步骤。

为了达到上述目的，本发明的一个技术方案，提供一种对多个种类的输入速率进行速率变换的速率变换装置，其特征在于，备有：为使上述多个种类的速率的输入数据从输入到该速率变换装置开始到输出为止的输入输出时间成为固定，而使该输入数据延迟的延迟单元；以及将来自该延迟单元的输出作为输入，输出将在该延迟单元中所输入的上述输入数据的速率变换成整数倍后的数据的内插单元。

为此，本发明的另一个技术方案，提供一种对多个种类的输入速率进行速率变换的速率变换装置，其特征在于，备有：由所串联的多个延迟元件依次使输入数据延迟的输入延迟单元；依照上述输入数据的各速率，从上述多个延迟元件的抽头选择在上述输入延迟单元的各延迟元件中所延迟的数据，以使上述多个种类的速率的输入数据从输入到该速率变换装置开始到输出为止的输入输出时间成为固定的选择单元；进行将由上述选择单元所选择的数据的速率变换成整数倍的内插处理的内插处理单元；以及由单个或者多个延迟元件进行在上述内插处理单元中进行内插处理后的数据的输出定时调整的输出延迟单元。

另外，本发明提供的速率变换装置，其特征在于：上述输出延迟单元，依照上述输入数据的各速率，从上述输入延迟单元的上述多个延迟元件的抽头接收直通输出用的数据，以使在进行速率变换时的上述输入数据的上述输入输出时间，和在不进行速率变换直通输出的该输入数据的上述输入输出时间相等；在进行上述速率变换时，输出上述输出定时调整后的数据，在进行上述直通输出时，输出从上述输入延迟单元所接收的上述直通输出用的数据。

另外，本发明提供的速率变换装置，其特征在于：上述输入延迟单元，使用与上述输入速率相应的允许信号，由上述所串联的多个延迟元件依次使上述输入数据延迟。

为此，本发明的另一个技术方案，提供一种对多个种类的输入速率进行速率变换的速率变换方法，其特征在于，包括：为使将上述多个种类的速率的输入数据的各速率变换成整数倍的速率变换处理的时间成为固定，而使该输入数据延迟的延迟步骤；以及输出将上述输入数据的速率变换成整数倍后的数据的内插步骤。

为此，本发明的另一个技术方案，提供一种对多个种类的输入速率进行速率变换的速率变换方法，其特征在于，包括：使用所串联的多个延迟元件依次使输入数据延迟的输入延迟步骤；依照上述输入数据的各速率从上述多个延迟元件的抽头选择由上述多个延迟元件所延迟的数据，以使将上述多个种类的速率的输入数据的各速率变换成整数倍的速率变换处理的时间成为固定的选择步骤；进行将由上述选择步骤所选择的数据的速率变换成整数倍的速率的内插处理的内插处理步骤；以及使用单个或者多个延迟元件进行上述内插处理后的数据的输出定时调整的输出延迟步骤。

附图说明

图1是表示利用本发明实施形式1的速率变换装置的结构的框图。

图2是表示利用本发明实施形式1的速率变换装置详细结构的框图。

图3是表示利用本发明实施形式1的速率变换装置的动作的流程图。

图4是表示在本发明实施形式1中，输入速率为f1时的各延迟元件等的输出的时序图。

图5是表示在本发明实施形式1中，输入速率为f2时的各延迟元件等的输出的时序图。

图6是表示现有的速率变换装置的结构的框图。

图7是表示现有的速率变换装置的详细的结构的图。

图8是表示在现有例子中，输入速率为f1时的各延迟元件等的输出的时序图。

图9是表示在现有例子中，输入速率为f2时的各延迟元件等的输出的时序图。

图10是表示现有的速率变换装置的结构的框图。

具体实施方式

(实施形式1)

下面，一边参照附图一边对利用本发明实施形式1的速率变换装置进行说明。

利用本实施形式1的速率变换装置，在内插处理之前进行用于输入输出时间调整的延迟处理。另外，利用本实施形式1的速率变换装置，将输入数据的速率变换成整数倍，输入输出时间对多个种类的输入速率相等。而且，这样的速率变换装置用于视频图像数据的速率变换处理和语音超采样(oversampling)等。

图1是表示利用本实施形式1的速率变换装置的结构的框图。在图1中，利用本实施形式1的速率变换装置10备有，输入延迟单元11、选择单元12、内插处理单元13、和输出延迟单元14。

输入延迟单元11，通过所串联的多个延迟元件，依次使输入数据延迟。选择单元12，依照各输入数据，从该多个延迟元件的抽头选择由输入延迟单元11的各延迟元件所延迟的数据，以使与各速率的数据有关的从向速率变换装置10的输入开始到输出为止的时间固定。

内插处理单元13，对由选择单元12所选择的数据进行内插处理以使其成为输入速率的整数倍的速率。在这里，内插处理，是为了使数据的速率成为整数倍而在数据和数据之间插入新数据的处理。而且，作为该处理方法，例如有，原样输出输入数据在邻接的2个输入数据之间插入新数据的方法，和基于若干个输入数据进行该输入数据的函数逼近，代替输入数据而输出该函数逼近的结果的值，对邻接的2个输入数据之间也将该函数逼近的结果的值作为新数据进行输出的方法等。作为前者的简单的具体例子，有将邻接的2个输入数据的平均作为它们之间的新数据进行输出的方法。

输出延迟单元14，通过2个延迟元件进行内插处理后的数据的输出定时调整。另外，输出延迟单元14，从输入延迟单元11的输出接收不进行内插处理原样以直通输出输入数据用的直通输出用的数据，在进行直通输出时，代替输出定时调整后的数据，输出该直通输出用的数据。

图2是表示速率变换装置详细结构的框图。在此图2中所示的速率变换装置，将速率为f1Hz的输入数据，和速率为f2Hz(f2＝2×f1)的输入数据分别变换成两倍的速率，内插处理单元13使用7个数据进行内插处理。

在图2中，输入延迟单元11备有，所串联的10个延迟元件101～110，和选择器111。延迟元件101～110，以来自选择器111的允许信号为基础，依次使输入数据延迟。选择器111在选择信号153表示f1速率时，选择速率为f1的允许信号(f1允许信号)151，在选择信号153表示f2速率时，选择速率为f2的允许信号(f2允许信号)152进行输出。

选择单元12，备有选择器121～127。选择器121～127，在选择信号153表示f1速率时，分别选择来自延迟元件101～107的输入侧的抽头的数据，在选择信号153表示f2速率时，分别选择来自延迟元件104～110的输入侧的抽头的数据。由选择器121～127所选择的数据，输入到内插处理单元13。

输出延迟单元14，备有2个延迟元件141、142，选择器143～146。延迟元件141、142以来自选择器143的允许信号为基础，对利用内插处理单元13的内插处理后的数据进行输出定时调整。选择器143～146，由没有图示的选择信号所控制，选择表示该选择信号的信号和数据进行输出。选择器143，在向速率变换装置10的输入数据的速率为f1时，选择2×f1速率的允许信号161，在输入数据的速率为f2时，选择2×f2速率的允许信号162。选择器144，分别从延迟元件104的输出以及延迟元件108的输出接收，输入速率为f1情形时的直通输出用的数据和输入速率为f2情形时的直通输出用的数据，依照输入速率选择任何一个的数据。选择器145，在输出定时调整中使用2个延迟元件的情况下，选择来自延迟元件142的输出，在输出定时调整中仅使用一个延迟元件的情况下，选择来自延迟元件141的输出。选择器146，在进行速率变换处理的情况下选择来自选择器145的数据，在不进行速率变换处理直通输出的情况下选择来自选择器144的数据。

接着，对利用本实施形式1的速率变换装置10的动作进行说明。

图3是表示利用本实施形式1的速率变换装置的动作的流程图，图4、图5分别是，输入速率为f1、f2时，从速率变换装置的各部件输出的信号的时序图。

首先，使用图4，对f1速率的数据输入到与本实施形式1相关的速率变换装置10的情形进行说明。

首先在步骤S101中，选择器111通过表示f1速率的选择信号153选择f1允许信号151，由此，在输入延迟单元11中所输入的数据，通过f1允许信号151在各延迟元件101～110中进行传播并依次延迟。

然后，在步骤S102中，在上述各延迟元件101～110中所依次延迟的数据，被输入到选择单元12的各选择器121～127，该各选择器121～127，通过上述选择信号153的指示，分别从延迟元件101～107的输入侧的抽头选择内插处理所需要的7个数据并输出到内插处理单元13。

然后，在步骤S103中，内插处理单元13，接收来自选择单元12的7个数据，进行内插处理。即，当7个数据被输入时，原样输出其正中间的数据(从前数的第四个数据)，接着，对第四个数据和第五个数据之间的数据进行内插后输出。从而，如图4中所示那样，在“A”、“B”、“C”、“D”......这种数据被输入的情况下，内插处理单元13在T1的定时接收“A”、“B”、...“F”、“G”7个数据，首先输出作为其正中间的数据的“D”，接着输出作为“D”和“E”之间的数据的“D′”。由于此内插处理单元13，使输入数据的速率成为两倍，所以从内插处理单元13的输出就成为f2＝2×f1速率。

然后，在步骤S104中，输出延迟单元14，对来自内插处理单元13的内插处理后的数据，进行输出定时调整。即，如图4中所示那样，以来自选择器143的2×f1速率的允许信号161为基础，延迟元件141使来自内插处理单元13的数据延迟，来自该延迟元件141的数据由延迟元件141进一步所延迟的数据，通过选择器145、146向速率变换装置10外部进行输出。这里，在设接收来自速率变换装置10的输出的装置，不需要进行利用延迟元件142的输出定时调整的情况下，也可以通过选择器145、146将延迟元件141的输出向速率变换装置10外部进行输出。这在输入数据的速率为f2时也同样。

此外，如从图4可知那样，此情形的输入输出时间就成为4×1/f1。

接着，使用图5，对f2速率的数据输入到与本实施形式1相关的速率变换装置10的情形进行说明。

首先，选择器111通过表示f2速率的选择信号153选择f2允许信号152，由此，在输入延迟单元11中所输入的数据，与上述f1速率时同样地，通过f2允许信号152在各延迟元件101～110中进行传播并依次延迟(步骤S101)。

然后，在步骤S102中，在上述各延迟元件101～110中所依次延迟的数据，被输入到选择单元12的各选择器121～127，该各选择器121～127，通过上述选择信号153的指示，分别从延迟元件104～110的输出侧的抽头选择内插处理所需要的7个数据并输出到内插处理单元13。这里，在f2速率时选择的数据和在f1速率时选择的数据的不同是因为，由于在f1速率和f2速率使输入输出时间相同，所以在f2速率时，比f1速率时还要多余地使数据延迟。

内插处理单元13接收如上面那样在选择单元12中所选择的7个数据，进行内插处理(步骤S103)，进而，在输出延迟单元14中对该内插处理后的数据进行输出定时调整(步骤S104)。由于此动作与上述f1速率时同样，故在这里省略说明。其中，因为内插处理单元13进行将速率变换成两倍的处理，所以内插处理后的数据成为2×f2速率，来自在输出延迟单元14中所使用的选择器143的允许信号，是2×f2速率的允许信号162。此外，在图5中，内插处理单元13接收数据“A”、“B”、...“G”7个数据，进行内插处理的定时，如T2所示。

这里，在输入数据为f2速率的情况下，如果仅进行速率变换输入输出时间就成为4×1/f2。但是，由于为了与f1速率的输入输出时间一致，对数据使用延迟元件101～104多余地进行4×1/f2的延迟，所以f2速率时的输入输出时间也与f1速率时相同成为8×1/f2＝4×1/f1(参照图5)。

接着，对不进行速率变换处理(内插处理)的直通输出的情形进行说明。

在现有例子中，在切换直通输出和内插处理后的输出的情况下，为了能够没有迟延地得到切换后的输出，需要多余地设置延迟元件(参照图10)。但是，在利用本实施形式1的速率变换装置中，由于在内插处理之前进行输入输出时间调整用的延迟处理，在输入延迟单元11中，也就是内插处理单元13的数据输入侧设置比现有例子还要多的延迟元件，因此就不用如以往那样，进一步设置多余的延迟元件，在切换了直通输出和内插处理后的输出的时刻，能够没有迟延地得到切换后的输出。

具体来讲，就是将来自延迟元件104、108的输出侧的抽头的数据分别输入到输出延迟单元14，在f1速率时选择器144通过选择来自延迟元件104的输出侧的抽头的数据，在f2速率时选择器144通过选择来自延迟元件108的输出侧的抽头的数据，就能够分别输出f1速率时，和f2速率时的直通输出。此外，此时选择器146，选择选择器144的输出。

这样，通过在利用本实施形式1的速率变换装置中置备，由延迟元件101～110依次使输入数据延迟的输入延迟单元11，依照输入速率选择在上述输入延迟单元11中的延迟元件的抽头的数据以使与各速率的输入数据有关的输入输出时间固定的选择单元12，对由该选择单元12所选择的数据进行使速率成为两倍的内插处理的内插处理单元13，以及由延迟元件141、142进行内插处理后的数据的输出定时调整的输出延迟单元14，就能够在内插处理前进行用于使关于各速率的输入输出固定的延迟处理。此结果是，与在内插处理后进行输入输出时间的调整用的延迟处理的现有例子相比，就取得能够削减对速率变换装置整体所需要的延迟元件的数量的效果。具体来讲就是，相对于利用本实施形式1的速率变换装置10所需要的延迟元件数为12个，在图7所示的现有例子中，需要的延迟元件数为16个。

进而，在利用本实施形式1的速率变换装置10中，就不用设置多余的延迟元件，在切换了直通输出和内插处理后的输出之后，能够没有迟延地得到切换后的输出。由此，与为了直通输出而需要多余的延迟元件的现有的速率变换装置20(参照图10)相比，就取得能够进一步削减延迟元件的效果。

此外，尽管在本实施形式1中，作为内插处理单元13中的内插处理的一例，对内插处理单元13输入7个数据，首先输出第四个数据，接着内插第四个数据和第五个数据之间的数据进行输出的情形进行了说明，但并不限于此，也可以是，例如内插处理单元13输入7个数据，首先输出第三个数据，接着内插第三个和第四个数据之间的数据进行输出等那样。

另外，尽管在本实施形式1中，就对于在速率变换装置10中所输入的数据的多个种类的输入速率，1个输入速率为其他输入速率的两倍的情况进行了说明，但也可不特别限定于此，也可以是整数倍等。

另外，尽管在本实施形式1中，为了说明的简化，对输入速率为2个(f1、f2＝2×f1)的情形进行了说明，但在与本实施形式1相关的速率变换装置中所输入的数据的输入速率为3个(f1、f2＝2×f1、f3＝2×f2)的情况下，与现有装置的差异就更为显著。具体来讲就是，即使在输入速率为3个(f1、f2、f3)的情况下输入输出时间还是4×1/f1，在输入速率为f3时，使用输入延迟单元11的6个延迟元件和输出延迟单元14的2个延迟元件，就可在4×1/f3的时间中，将以f3速率所输入的数据速率变换成2×f3速率。但是，为了使数据的输入输出时间固定(4×1/f1)，关于从4×1/f1减去4×1/f3的时间，就必须在输入延迟单元11中，对内插处理前的数据进行以f3速率的延迟处理。为此所需要的延迟元件的数量就成为，(4×1/f1-4×1/f3)/(1/f3)＝12。从而，在本实施形式1的速率变换装置整体中就需要20个(＝8+12)延迟元件。另一方面，在现有例子中，由于如已阐述过那样需要32个延迟元件，所以如果利用与本实施形式1相关的速率变换装置10，用与现有例子相比约2/3的延迟元件数即可。

这样，不管输入速率的数量，或速率的变换率如何，如果利用本发明的速率变换装置，与以往例子相比就取得能够削减延迟元件数的效果。

如从上面的说明就可明了那样，根据利用本发明的速率变换装置，通过在对多个种类的输入速率进行速率变换的速率变换装置中置备，由所串联的多个延迟元件依次使输入数据延迟的输入延迟单元；依照上述输入数据的各速率从上述多个延迟元件的抽头选择在上述输入延迟单元的各延迟元件中所延迟的数据，以使上述多个种类的速率的输入数据从输入到该速率变换装置开始到输出为止的输入输出时间成为固定的选择单元；进行将由上述选择单元所选择的数据的速率变换成整数倍的内插处理的内插处理单元；以及由单个或者多个延迟元件进行在上述内插处理单元中所内插处理的数据的输出定时调整的输出延迟单元，就能够在内插处理前进行上述输入输出时间的调整用的延迟处理，与在内插处理后进行该输入输出时间的调整用的延迟处理的现有例子相比，就取得能够削减对该速率变换装置的装置整体所需要的延迟元件的数量，作为整体削减装置规模的效果。另外，通过削减以高速率进行动作的延迟元件数，还取得能够使消耗功率减少的效果。

另外，根据利用本发明的速率变换装置，通过在内插处理之前进行输入输出时间调整用的延迟处理，就不用设置多余的延迟元件，在切换了直通输出和内插处理后的输出之后，能够没有迟延地得到切换后的输出。从而，与为此而需要多余的延迟元件的现有例子相比，就取得能够进一步削减延迟元件的效果。

另外，根据利用本发明的速率变换方法，通过使得在对多个种类的输入速率进行速率变换的速率变换方法中包含，使用所串联的多个延迟元件依次使输入数据延迟的输入延迟步骤；依照上述输入数据的各速率从上述多个延迟元件的抽头选择由上述多个延迟元件所延迟的数据，以使将上述多个种类的速率的输入数据的各速率变换成整数倍的速率变换处理的时间成为固定的选择步骤；进行将由上述选择步骤所选择的数据的速率变换成整数倍的速率的内插处理的内插处理步骤；以及使用单个或者多个延迟元件进行上述内插处理后的数据的输出定时调整的输出延迟步骤，就能够在内插处理前进行上述输入输出时间的调整用的延迟处理，与在内插处理后进行该输入输出时间的调整用的延迟处理的现有例子相比，就取得能够削减对装置整体所需要的延迟元件的数量，作为整体削减装置规模的效果。另外，通过削减以高速率进行动作的延迟元件数，还取得能够使消耗功率减少的效果。

Claims (4)

1.一种对多个种类的输入速率进行速率变换的速率变换装置，其特征在于，备有：

由串联连接的多个延迟元件依次使输入数据延迟的输入延迟单元；

依照上述输入数据的各速率，从上述多个延迟元件的抽头选择在上述输入延迟单元的各延迟元件中所延迟的数据，以使上述多个种类的速率的输入数据从输入到该速率变换装置开始到输出为止的输入输出时间成为固定的选择单元；

进行将由上述选择单元所选择的数据的速率变换成整数倍的内插处理的内插处理单元；以及

由单个或者多个延迟元件进行在上述内插处理单元中进行内插处理后的数据的输出定时调整的输出延迟单元。

2.根据权利要求1所述的速率变换装置，其特征在于：

上述输出延迟单元，依照上述输入数据的各速率，从上述输入延迟单元的上述多个延迟元件的抽头接收直通输出用的数据，以使在进行速率变换时的上述输入数据的上述输入输出时间，和在不进行速率变换直通输出的该输入数据的上述输入输出时间相等；

在进行上述速率变换时，输出上述输出定时调整后的数据，在进行上述直通输出时，输出从上述输入延迟单元所接收的上述直通输出用的数据。

3.根据权利要求1或者权利要求2所述的速率变换装置，其特征在于：

上述输入延迟单元，使用与上述输入速率相应的允许信号，由上述串联连接的多个延迟元件依次使上述输入数据延迟。

4.一种对多个种类的输入速率进行速率变换的速率变换方法，其特征在于，包括：

使用串联连接的多个延迟元件依次使输入数据延迟的输入延迟步骤；

依照上述输入数据的各速率从上述多个延迟元件的抽头选择由上述多个延迟元件所延迟的数据，以使将上述多个种类的速率的输入数据的各速率变换成整数倍的速率变换处理的时间成为固定的选择步骤；

进行将由上述选择步骤所选择的数据的速率变换成整数倍的速率的内插处理的内插处理步骤；以及

使用单个或者多个延迟元件进行上述内插处理后的数据的输出定时调整的输出延迟步骤。

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