CN1227820C - 优化的增强解码器 - Google Patents

Abstract

一种用于解码通过扰动信道发射的数据信号()的增强解码器，具有一个码位估计器(MAP_DEC)。后者包括一个计算装置，根据关于发射机端使用的防错码的知识，计算转换度量值、前向和反向度量值，并根据这些值，计算输出值(LLR)。计算装置包括至少一个由组合逻辑构成的硬件计算芯片(RB1/2/3)，用于产生这些值中的至少一种。

Description

优化的增强解码器

技术领域

本发明涉及一种解码数据信号的增强(turbo)解码器，数据信号在发射机端使用增强码进行防错编码、通过扰动信道发射并在接收机中检测。本发明还涉及一种增强解码方法。

背景技术

通信中的一个基本问题是通过扰动信道尽可能无差错的发射数据信号。为了达到这个目的，要发射的数据信号要进行信道编码。要发射的信号通过信道编码适应传输信道的特性。使用了多种不同的信道编码方法。信道编码(也称作防错编码)的原则是通过在要发射的信号中选择性的加入冗余来达到有效的误差防护。

移动无线电系统中存在关于信号传输的特殊问题。这是因为，一方面，移动无线电系统中由于时变多重反射、共用信道干扰、多普勒频移和噪声，在接收机端产生了非常严重的信号失真。另一方面，由于空间和成本的原因，移动站的接收机功率和硬件资源有限。因此在移动无线电工程中，试图重构发射信号具有最小可能的、尽可能达到硬件效率的误码率(也就是节省空间和成本)以及最小可能的信号处理开支(保持功率资源)。

可以看出，通常这些要求不能同时最优化，除非必须通过在接收机选择性的软/硬件设计来建立这些要求之间的有意义折衷。

现代的防错编码方法是所谓的“增强编码”。在增强编码中，使用所谓的“增强码”。增强码是并行连接的二进制递归卷积码。增强码是一种非常有效的防错编码形式，特别是在大数据块发射中。

在接收机中，使用增强解码器解码增强码。在P.Jung、Stuttgart、B.G.Teubner于1997年出版的“数字移动无线电系统的分析和设计”一书的343～368页、特别是在图E.2中描述了这种解码器，该书讲述了现有的最新技术。这种增强解码器包括两个递归互联的MAP码位估值器，在两个估值器之间安装了一个增强码交织器。

实现增强码的一个障碍是由于迭代信号处理和两个MAP码位估值器，增强解码器需要可观的信号处理和硬件开支。

因为这个原因，到现在为止增强码只用在了对资源限制较低的系统中，例如卫星通信系统。在移动无线电领域中，增强码由于这些限制还没有使用。

发明内容

本发明的目标是制造一个增强解码器，以可支持的硬件开支提供包含少量信号处理的信号解码，从而节省能源。特别是意图使根据本发明的增强解码器在移动无线电接收机中使用。

根据本发明的技术方案的特征用于达到这个目标。

根据本发明的一种增强解码器，用于解码在发射机端使用增强码防错编码的数据信号，数据信号通过扰动信道发射并在接收机检测，包括：至少一个码位估计器，它包括一个输入，接收可归因于检测数据信号的数据码位，一个提供输出值的输出，根据输出值，可以确定形成在发射机端防错编码基础的数据信号的估计数据码位，以及一个计算装置，根据关于发射机端使用的防错码的知识，计算转换度量值、前向和反向递归度量值，并根据这些值计算输出值，并且包括一个硬件计算单元，由组合逻辑构成，用于产生这些值中的至少一种，其特征在于，第一硬件计算单元适用于根据第一和第二计算规则确定所述转换度量值，并且所述码位估计器具有一个控制所述第一硬件计算单元的控制装置，以根据所述第一和第二计算规则交替确定所述转换度量值。

因此，本发明的思想在于，使用安装在计算装置中的、由组合逻辑构成的(至少一个)硬件计算芯片，选择性的加速转换度量值和/或前向和反向递归度量值和/或输出值计算中的信号处理。这意味着增强解码器的至少一个计算过程完全在硬件中执行，从而在这里没有耗时、耗能的程序处理。因此，能够大大加速整个增强解码序列。

根据本发明的增强解码器的有利实施方案的特征在于，计算装置包括一个产生转换度量值的第一硬件计算芯片，该计算芯片包括四个并行排列的加法器，加法器后面至少有两个求补级。以这种方式可以在非常短的时间内同时计算十六个转换度量(可假定八个不同的值)。

根据本发明的增强解码器的更有利实施方案的特征在于，计算装置包括一个产生前向和反向递归度量值的第二硬件计算芯片，该计算芯片包括一个由Q个并行排列的加法器构成的加法级和一个由并行排列的最大值单元构成的最大值级，每个最大值单元在其输入接收两个加法器的输出，在其输出输出加法器输出中较大的一个。以这种方式可以在非常短的时间内同时计算八个前向或反向递归度量值。

码位估计器优选包括一个控制第二硬件计算芯片的控制装置，其作用是在一个数据块内使用具有可调整区间范围的前向和反向递归区间计算前向和反向递归度量值。

输出值的快速计算是通过安装一个第三硬件计算芯片完成的，该计算芯片包括一个由P个并行排列的加法器构成的加法级和一个由两个并行排列的最大值单元构成的最大值级，每个最大值单元在其输入接收P/2个加法器的输出，在其输出输出加法器输出中最大的一个。

当然，计算装置还可以包括上面提到的所有三个硬件计算芯片。在这种情况下，计算装置中实现了三个硬件实现的数据通路，执行直接信号处理(没有程序处理)中最重要的计算步骤。

根据本发明的增强解码器还优选包括一个数字信号处理器(DSP)，根据预定义的顺序程序，执行增强交织和反交织过程和计算表述瞬时信道状态的统计信息。DSP通过双向接口连接到码位估计器以交换数据。换句话说，增强解码器划分成基于软件处理的计算部分(带有顺序程序的DSP)和主要运行在硬件级的计算部分(码位估计器)。这种划分中两个计算部分之间的数据传输通过双向接口实现，从低开支信号处理和可支持硬件开支之间的折衷角度来看，这种划分特别有利。

根据本发明的增强解码器的更有利变体的特征在于，码位估计器在增强解码器程序的迭代循环中既用于计算第一可靠性信息，又用于计算第二可靠性信息。码位估计器的这种多路复用运转的作用是仍将硬件开支(在增强码解码中必须要考虑的)保持在可接受限度内。

本发明还包括更有利的实施方案。

附图说明

在下面的文字中，将通过典型实施方案并参考附图解释本发明，其中：

图1显示了具有发射机和接收机的移动无线电系统的大气接口的示意图；

图2显示了产生增强码的增强编码器的方框图；

图3显示了图2中显示的RSC卷积编码器的方框图；

图4显示了解释根据本发明的增强解码器操作的功能方框图；

图5显示了图4中显示的增强解码器的方框图；

图6显示了图5中显示的MAP解码器的简化方框图；

图7显示了一个解释可靠性信息计算中分段前向和反向递归的图形表示。

图8显示了图6中显示的、产生标准定义的编码信息的控制单元方框图；

图9a显示了一个图解，其中显示了当输入一个值为0的位时，增强编码器起始和结束状态之间的可能转换；

图9b显示了一个图解，其中显示了当输入一个，值为1的位时增强编码器起始和结束状态之间的可能转换；

图9c显示了一个图解，其中显示的四组转换根据结束状态排序；

图9d显示了计算增强码理论数据的计算级的方框图；

图10显示了图6中显示的MAP解码器硬件结构的方框图。

具体实施方式

图1显示了移动无线电系统的发射机S和接收机E。发射机S，例如包含在基站中，接收机E包含在移动无线电系统的移动站中。

发射机S包括增强编码器TCOD、调制器MOD和发射天线SA。

增强编码器TCOD接收数据码位(例如位)形式的数字输入信号u₁，u₂，...。在下面的文字中，由于是逐块编码的，所以考虑由N个输入信号数据码位(例如位)u_n，n＝1，2，...，N组成的有限序列U＝(u₁，u₂，...，u_N)，数字N表示块大小。

输入信号携带要发射的用户信息，例如声音信息。这可以通过，例如麦克风—放大器—模/数转换器电路链(没有显示)产生。

为了进行防错编码，增强编码器TCOD添功口冗余到数字输入信号中。在增强编码器TCOD的输出，防错编码的数据信号以序列D的形式存在，序列D包括K个数据码位(位)，D＝(d_t，d₂，...，d_k)。

比值N/K(输入位数/输出位数)称作编码的码率R_c。

防错编码的数据信号由调制器TOD调制到载波信号上。以防错编码的数据信号调制的载波信号由发射滤波器以没有显示的方式进行频谱整形，由发射放大器放大，然后通过发射机天线SA以无线电信号FS发射出去。

接收机E包括接收天线EA、解调器DMOD和增强解码器TDEC。

接收天线EA接收无线电信号FS并提供给解调器DMOD，无线电信号FS受环境影响和其他用户的无线电信号干扰而扰动。

解调器DMOD考虑在无线电信道中遇到的干扰，对接收的无线电信号FS进行均衡。解调器DMOD输出提供的均衡数据信号的可用形式是数据码位序列 $\hat{D}=({\hat{d}}_1,{\hat{d}}_2,...,{\hat{d}}_k),$ 其元素

是防错编码数据码位序列D中数据码位d₁，d₂，...，d_k的连续估计值。

均衡擞据信号提供给增强解码器TDEC，在其输出端得到解码后的输出信号序列 $\hat{U}=({\hat{u}}_1,{\hat{u}}_2,...,{\hat{u}}_N).$ 解码的输出信号序列 的元素 是发射机端输入信号数据码位u₁，u₂，...，u_N的假定，数据码位的形式是输入信号码位集合(例如0、1)的离散值。

数据码位误码率由估计误差 $u_n\≠{\hat{u}}_n$ 的相对频率定义，n＝1，2，...。在移动无线电应用中误码率必须不能超过一个特定最大允许值。

在描述根据本发明的增强解码器的典型实施方案之前，首先参考图2以举例的方式解释增强码的生成，以便更好的理解本发明。

增强编码器TCOD有两个相同的递归系统卷积编码器RSC1和RSC2，在编码技术中称作RSC(递归系统卷积)。逐块交织输入数据信号的增强码交织器IL位于第二RSC卷积编码器RSC2的输入之前。两个卷积编码器RSC1和RSC2的输出在所有情况下都分别通过收缩设备PKT1和PKT2连接到多路复用设备MUX。多路复用设备MUX还接收与数字输入信号序列U相同的信号序列X。

图3以TSC1为例显示了递归卷积编码器的配置。卷积编码器RSC1在输入端有一个第一加法器ADD1和一个移位寄存器，第一加法器ADD1后有，例如三个存储单元T。卷积编码器RSC1在输出端提供了冗余数据序列Y1＝(y1₁，y1₂，...，y1_N)，这是由第二加法器ADD2形成的。

很清楚，在特定时刻n存在于输出端的冗余数据码位y1_n(n＝1，2，...，N)取决于输入信号序列U的当前输入数据码位u_n和移位寄存器的状态。

第二卷积编码器RSC2的配置与第一卷积编码器RSC1的配置相同；RSC2在输出端提供冗余数据序列Y2＝(y2₁，y2₂，...，y2_N)。

信号序列X可以看作是第一卷积编码器RSC1的第二输出，也就是说，当以这种方式来看时，第一卷积编码器RSC1包括输出数据序列X的第二输出，数据序列X的元素x₁，x₂，...，x_N与输入信号序列U的元素u₁，u₂，...，u_N相同。这种做法同样的应用于第二卷积编码器RSC2，该编码器的第二输出X_I(没有显示)与交织的输入信号序列U相同。具有这种特性的编码器通常称作系统编码器。

然后对于每个输入数据码位u_n，每个卷积编码器RSC1和RSC2恰好分别输出两个输出数据码位x_n和y1_n、x_I_n(交织的系统数据)和y2_n。因此每个卷积编码器RSC1和RSC2的码速率R_c＝0.5。

多路复用设备MUX用于调整增强编码器TCOD的码速率。为了也使TCOD达到码速率，例如，R_c＝0.5，两个部分冗余序列Y1和Y2，例如，交替收缩和多路传输。然后得到的冗余数据序列Y＝(y1₁，y2₂，y1₃，y2₄，...，y1_N，y2_N)与系统数据序列X交替多路传输。因此，以这种(特殊)形式增强编码得到的防错编码的数据信号的形式是，例如D＝(x₁，y1₁，x₂，y2₂，x₃，y1₃，x₄，y2₄，...，x_N，y2_N)(假设N是一个偶数)。

卷积编码器RSC1可以看作是一个时钟控制的有限状态机，可以用所谓的有M个可能状态的格子图描述。具有3个单元的移位寄存器的卷积编码器RSC1的格子图有M＝2³＝8个节点，这些节点对应于移位寄存器的可能状态。一个(任意的)第一状态m′通过输入一个输入位(u_n＝0或1)变成第二状态m，在格子图中第一状态m′通过连接线与第二状态m连接。每个部分冗余序列Y1通过RSC1编码器的格子图对应于一个沿着连接线的特定路径。

用于说明编码器状态的格子图是已知的，这里就不更加详细的解释了。

图4显示了一个方框图，用于解释根据本发明的增强解码器TDEC典型实施方案的运行。

增强解码器TDEC包括一个多路分离器DMUX、统计级STA、第一和第二随机存取存储器MAP_RAM1、MAP_RAM2、第一和第二MAP码位估计器MAP1和MAP2、第一和第二数据处理单元DVE1和DVE2，以及判决逻辑(阀值判定器)TL。

第一数据处理单元DVE1包括增强交织器IL、统计级STA和数据存储器APR_RAM。第二数据处理单元DVE2包括反交织器DIL，同样包括统计级STA和数据存储器APR_RAM。

从解调器DMOD提供给增强解码器TDEC的均衡数据序列 $\hat{D}=({\hat{x}}_1,{\hat{y}1}_1,{\hat{x}}_2,{\hat{y}2}_2,{\hat{x}}_3,{\hat{y}1}_3,{\hat{x}}_4,{\hat{y}2}_4,...,{\hat{x}}_N,{\hat{y}2}_N)$ 由放置在输入端的多路分离器DMUX分解为均衡系统数据序列

(输入信号序列U(＝X)的检测序列)和两个部分冗余均衡序列

和 (部分冗余序列Y1和Y2的检测序列)。在发射机端得到的数据码位x_n，y1_n，y2_n的均衡(估计)结果表示为

(n＝1，2，...，N)。(在附图中，为了简单起见省略了各个连续元素的下标n)。

数据码位 (系统信息)和

(冗余信息)提供给统计级STA。根据关于传输信道瞬时状态的知识，使用下列方程式在统计级STA中计算统计数据值

${\hat{x}s}_n=x_n\·{\mathrm{\μ}}_{\hat{x}n}/{\mathrm{\σ}}_{\hat{x}n}^2$

${\hat{y}1s}_n={\hat{y}1}_n\·{\mathrm{\μ}}_{\hat{y}1n}/{\mathrm{\σ}}_{\hat{y}1n}^2$

${\hat{y}2s}_n={\hat{x}2}_n\·{\mathrm{\μ}}_{\hat{y}2n}/{\mathrm{\σ}}_{\hat{y}2n}^2---\left(1\right)$

其中 表示平均值，

表示相对于关联信号分量的白噪声变量。

统计数据码位值 和 存储在数据存储器MAP_RAM1中，统计数据码位值 存储在数据存储器MAP_RAM2中。MAP_RAM1和MAP_RAM2的存储器大小在所有情况下都以这样的方式决定：能够容纳整个块(例如N＝5120)的统计数据值。

根据表示数据块的系统信息

冗余信息 和

执行迭代增强解码。通过单元MAP1、DEV1、MAP2、DVE2和返回的从DVE2到MAP1的反馈信息z2s_n执行迭代循环。

更明确的讲，在第一迭代步骤(it_no＝1)中，第一MAP码位估计器MAP1根据输入数据值

和

以及初始反馈信息项z2s_n(it_no＝0)，计算第一可靠性信息z1_n连续对数值的第一序列(it_no＝1)。这个可靠性信息对数的第一迭代序列在增强交织器IL中交织，并在统计级STA中统计编辑。统计编辑根据下列方程式进行：

${z1s}_n={z1}_n{\·\mathrm{\μ}}_{z1n}/{\mathrm{\σ}}_{z1n}^2---\left(2\right)$

其中μ_z1n示平均值，σ_z1n ²表示第一可靠性信息z1_n的白噪声变量。

为了执行该过程(交织和统计编辑)，连续值z1s_x(it_no＝1)临时存储在第一数据处理单元DVE1的随机存取数据存储器APR_RAM中。

第一迭代期间在第一数据处理单元DVE1中产生的、第一可靠性信息(第一迭代)的交织序列的数据值z1s_n(it_no＝1)提供给第二MAP码位估计器MAP2。后者从这些数据值和序列

(对于所有迭代过程是相同的)计算第二可靠性信息对数序列z2_n(it_no＝1)。第一和第二可靠性信息序列的各个值是后验概率比的对数，称作LLR(可靠性比对数)。

第二可靠性信息对数序列z2_n(it_no＝1)提供给第二数据处理单元DVE2的增强反交织器DIL和统计级DTA，在其中进行反交织和统计编辑。统计编辑是根据下列信息完成的：

${z2s}_n={z2}_n{\·\mathrm{\μ}}_{z2n}/{\mathrm{\σ}}_{z2n}^2---\left(3\right)$

其中μ_z2n表示平均值，σ_z2n ²表示第二可靠性信息z2_n的白噪声变量。

随机存取数据存储器APR_RAM再次用于临时存储以上述方式产生的数据值z2s_n(it_no＝1)。根据图4，这些值可作为下一个迭代过程(it_no＝2)期间的返回信息用于第一码位估计器MAP1。

在预定义的，例如5次迭代过程之后，在第二数据处理单元DVE2的增强反交织器DIL输出处产生的数据值z2_n(it_no＝5)提供(反交织)给阀值判决器TL。阀值判决器TL判决，指定数据序列中值0的每个元素的重构数据码位为 ${\hat{u}}_n=0,$ 该数据序列中值＞0的每个元素的重构数据码为 ${\hat{u}}_n=1.$

后面的图形中清楚的显示了，图4中几次显示的统计级STA、第一和第二码位估计器MAP、MAP2和随机存取的数据存储器APR_RAM在所有情况下都是以一个形式和相同的硬件结构实现的。图4较低部分画出的箭头在这种情况下表示通过双向接口实现的数据传输位置，在此处进行了码位估计器(包括MAP1/2和关联的存储器MAP_RAM1/2，阴影所示)和数字信号处理器(包括DVE1/2、合适的地方、DMUX、STA、TL，无阴影所示)之间的数据传输。

特别应该提到的是，统计级STA也能够用硬件制造并集成在码位估计器中。

图5显示了已经通过图4讲述的增强解码器TDEC的方框图。

增强解码器TDEC包括一个对应于图4中两个码位估计器MAP1/2的MAP解码器MAP_DEC，并连接到两个MAP数据存储器MAP_RAM1和MAP_RAM2。MAP解码器MAP_DEC通过双向数据总线DB和FMI(柔性存储器接口)连接到两个可编程DMA(直接存储器存取)通道DMA_KAN1和DMA_KAN2。该FMI接口在增强解码器序列中与关联DMA通道DMA_KAN1和DMA_KAN2的“位置”已经在图4中用箭头标出了。可编程DMA通道DMA_KAN1/2在所有情况下都包括内部DMA寄存器DMA_REG1、DMA_REG2。内部DMA寄存器DMA_REG1/2通过各自用于双向数据交换的程序线IOD连接到数字信号处理器DSP。

DSP通过数据线和内部DSP接口IFD访问数据存储器APR_RAM。此外，DSP和DSP接口IFD通过双向总线结构连接到DMA通道DMA_KAN1/2，双向总线结构包括用于交换数据的数据总线DD和地址总线DA。

DSP通过处理生产者编制的软件(固件)并将数据临时存储在数据存储器APR_RAM中，执行了统计计算和交织与反交织过程(见图4)，还可能执行由单元DMUX和TL执行的数据处理步骤。

数据通过两个数据请求控制信号V_TRQ_M(请求数据通过第一DMA通道DMA_KAN1传输)和V_TRQ_C(请求数据通过第二DMA通道DMA_KAN2传输)开始通过DMA通道DMA_KAN1/2和FMI接口传输给MAP解码器MAP_DEC。

用于第一和第二码位估计(MAP1和MAP2模式)的输入数据通过第一DMA通道DMA_KAN1传输。对于第一码位估计，一方面，有只要在块解码序列开始时传输一次的系统信息统计数据值 和第一冗余信息统计数据值 另一方面有在每次增强解码迭代过程中传输的反馈信息统计编辑后的数据值z2s_n(it_no)。

在表1和2两个表格中，显示了第一码位估计输入值，例如使用16位字长的数据格式。

表1(传输给第一码位估计的数据，每决一次)

表2(传输给第一码位估计的数据，每个迭代过程)

位0～3	位4～7	位8～11	位12～15
				z2s1(it_no＝1-5)
z2s2(it_no＝1-5)
				z2s3(it_no＝1-5)
...
				...

z2sN(it_no＝1-5)

对于第二码位估计(MAP2模式)，第二冗余信息的统计数据值和每个迭代过程中的第一可靠性信息统计编辑的数据值z1s_n(it_no)也通过第一DMA通道DMA_KAN1、双向FMI接口FMI和数据总线DB反馈给MAP解码器MAP_DEC：

表3(传输给第二码位估计的数据，每块一次)

表4(传输给第二码位估计的数据，每个迭代过程)

住0～3	位4～7	位8～11	位12～15
				z1s1(it_no＝1-5)
z1s2(it_no＝1-5)
				z1s3(it_no＝1-5)
...
				...
z1sN(it_no＝1-5)

码位估计器MAP1和MAP2的结果值(输出数据)z1_n和z2_n分别使用第二DMA通道DMA_KAN2传送给DSP。

图6显示了MAP解码器MAP_DEC的方框图。

通过数据总线DB传输的数据传送给内部接口IF。

除了内部接口IF和两个MAP数据存储器MAP_RAM1(例如N×16位)和MAP_RAM2(例如N×8位)之外，MAP解码器MAP_DEC还包括输入数据存储器INP_APR、输出数据存储器OUT_LLR、配置寄存器V_CONF、产生请求控制信号V_TRQ_C和V_TRQ_M的DMA请求单元DMA_REQ和产生标准特定码信息(格子信息)MAP_ST的模块。此外，MAP解码器MAP_DEC包括控制转换度量值计算的控制单元ST_TRANS、控制前向递归度量值计算的控制单元SL_WIN_FD、控制反向递归度量值计算的控制单元SL_WIN_DB和控制分别计算第一和第二可靠性信息值z1n(it_no)和z2n(it_no)的控制单元LLR_RAT。这四个控制单元通过内部数据总线IDB连接到计算装置RM以交换数据，计算装置RM包括三个硬件计算芯片RB1、RB2、RB3。此外，可以通过内部数据总线IDB存取两个名为RAM_FD_0和RAM_FD_1、大小都为例如20×128位的数据存储器中的前向递归度量值。RAM_FD_0包含由于输入位为0时的转换而产生的前向递归度量值。RAM_FD_1包含由于输入位为1时的转换而产生的前向递归度量值。

图6中显示的MAP解码器运行如下：

在初始化过程中，首先通过数据总线DB通知MAP解码器MAP_DEC是哪种码形成了要在发射机端发射的数据信号编码的基础。根据本发明，可用码至少包括一种增强码。根据基本码为模块MAP_ST中的第一计算芯片RB1产生码特定输入数据值。这将结合图8进行更为详细的解释。

要解码整个数据块，首先要将用于数据块(n＝1，...，N)的(已经在DSP中统计编辑过的)系统信息和第一和第二冗余信息的数据值和 载入到数据存储器MAP_RAM1/2。

在开始解码时，MAP解码器MAP_DEC运行在MAP1模式。根据MAP_RAM1的存储器内容和初始反馈信息z2s_n(it_no＝0)，在控制单元ST_TRANS的控制下在第一计算芯片RB1中产生转换度量值、在控制单元SL_WIN_FD和SL_WIN_BD的控制下在计算芯片RB2中产生前向和反向递归度量值，以及在控制单元LLR_RAT的控制下在第三计算芯片RB3中产生相对于第一迭代传递度量值z1_n(it_no＝1)的第一可靠性信息的对数值。这些值通过数据存储器OUT_LLR、内部接口IF和数据总线DB提供给DSP。

象已经通过图4描述的，DSP生成的(交织并统计编辑过的)数据值z1s_n(it_no＝1)在通过控制信号V_TRQ_C请求后返回到MAP解码器MAP_DEC，开始时临时存储在输入数据存储器INP_APR。

然后MAP解码器MAP_DEC运行在MAP2模式，即现在根据存储在第二MAP数据存储器MAP_RAM2中的数据值 和临时存储在输入数据存储器INP_APR中的值执行上面描述的计算过程。第二可靠性信息的值z2_n(it_no＝1)再次通过输出数据存储器OUT_LLR输出。

在下面的文字中，参考第一可靠性信息z1_n的计算，更为详细的解释通过前向和反向递归进行的LLR计算。

每个值z1_n是输入信号序列U未编码数据码位u_n概率比的连续对数值：

${z1}_n=\ln \left\{\frac{P(u_n=1|\hat{X},\hat{Y}1,Z2)}{P(u_n=0|\hat{X},\hat{Y}1,Z2)}\right\}---\left(4\right)$

其中 $p(u_n=1|\hat{X},\hat{Y}1,Z2)$ 和 $p(u_n=0|\hat{X},\hat{Y}1,Z2)$ 分别表示数据码位u_n等于1或等于0时的条件概率，条件是序列 是可观测的。因为根据已经发生的事件(“测量的”序列 )，形成该事件基础的未编码数据码位u₁到u_n的概率是推断出的，所以这些条件概率是后验概率。

发射机端的卷积编码器RSC1在时刻n(即输入数据码位u_n时)的状态表示为S_n。

式(4)中的条件后验概率可以表示成编码器RSC1的M＝2^L-1个可能状态S_n＝0，1，...，M-1的个体后验概率的和，其中L表示产生的增强码向后达到的深度：

${z1}_n=\ln \left\{\frac{\underset{m=0}{\overset{M-1}{\mathrm{\Σ}}}P(u_n=1,s_n=m|\hat{X},\hat{Y}1,Z2)}{\underset{m=0}{\overset{M-1}{\mathrm{\Σ}}}P(u_n=0{,s}_n=m|\hat{X},\hat{Y}1,Z2)}\right\}---\left(5\right)$

个体概率可以写成下面的形式：

$p(u_n=i,s_n=m|\hat{X},\hat{Y}1,Z2){\mathrm{\α}}_n^i\left(m\right){\·\mathrm{\β}}_n\left(m\right),i=\mathrm{0,1}$

其中

$\begin{array}{c}{\mathrm{\α}}_n^i\left(m\right)=P(u_n=i,S_n=m|R_1^N)\\ {\mathrm{\β}}_n\left(m\right)=\frac{P\left(R_{n+1}^N\right|S_n=m)}{P\left(R_{n+1}^N\right|R_1^N)}\end{array}---\left(6\right)$

其中序列

$R_v^{\mathrm{\&mu;}}=(R_v,...R_{\mathrm{\&mu;}}),1\&le;v<\mathrm{\&mu;}\&le;N---\left(7\right)$

包括系统信息、冗余信息和反馈信息的值三元组 $R_n=({\hat{X}}_n,{\hat{Y}1}_n,{Z2}_n),$ 是为了简化标记而定义的。

假设转换度量值γ_n ⁱ(R_n，m′，m)已知，因为表达式α_n ⁱ(m)和β_n(m)可以递归计算，所以称作前向递归和反向递归度量。转换度量值γ_n ⁱ(R_n，m′，m)是从编码器RSC1和格子图的第一状态S_n-1＝m′转换到第二状态S_n＝m的概率，即

${\mathrm{\&gamma;}}_n^i(R_n,m^{\&prime;},m)=p(u_n=i,S_{n,=m}{R}_n|S_{n-1}=m^{\&prime;})---\left(8\right)$

上面提到的P.Jung著作第353～361页的E.3.3章“递归MAP码位估计”中详细讲述了(使用(最优)MAP码位估计时的)递归式。递归正常在整个块上运行，即前向递归从时刻n＝1(分别是序列

MAP1和序列

MAP2的第一位)开始，在时刻n＝N(分别是序列 MAP1和序列 MAP2的最后一位)结束，反向递归从时刻n＝N开始，在时刻n＝1结束。

相反，在这里描述的MAP解码器MAP_DEC的典型实施方案中，各个数据块优选执行多个前向和反向递归来计算LLR z1_n和z2_n，在各种情况下(只)覆盖数据块的部分区间。

在控制单元SL_WIN_FD中，为前向递归确定区间长度(窗口大小)为，例如DV＝20。从n＝0开始，首先在第二计算芯片RB2中的第一前向递归运行VR1(见图7)中确定，例如前20个前向递归度量值α₀ ⁱ(m)，...，α₁₉ ⁱ(m)，然后向已经提到的那样分别临时存储在前向递归存储区RAM_FD_0(对于i＝0)和RAM_FD_1(对于i＝1)。

对于关联的第一反向递归RR1，在SL_WIN_BD中确定反向递归的区间长度(窗口大小)为，例如DR＝80。(反向递归窗口的长度优选根据关系式DR＝L×DV确定。)因此第一反向递归从n＝79开始，在SL_WIN_BD控制下运行到n＝0。在第二计算芯片RB2中计算对应的反向递归度量值β_n(m)。

对于在数据块的段n＝0，1，...，19中的LLR的计算，使用所有为α_n ⁱ(m)计算的20个值和为β_n(m)计算的后20个值。如已经提到的，第三计算芯片RB3在LLR_RAT的控制下完成该计算。因为LLR计算会立即进一步处理反向递归度量值，所以不需要存储它们。

在计算了前20个LLR之后，两个递归窗口在所有情况下都“向右”移位了20个值。

因此，第二前向递归VR2从n＝20开始，运行到n＝39。在临时存储值α₂₀ ⁱ(m)，...，α₃₉ ⁱ(m)期间，可以分别覆盖RAM_FD_0和RAM_FD_1中在第一前向递归VR1期间获得的值。关联的第二反向递归RR2从n＝99开始，往回运行到n＝20。为β_n(m)计算的后20个值不需临时存储，可以再次直接传输给计算芯片RB3。为了计算数据块的段n＝20，21，...，39中的LLR，还要再次使用所有为α_n ⁱ(m)计算的20个值和为β_n(m)计算的后20个值。

滑动前向和反向窗口的这种LLR逐段确定由LLR_RAT控制，以描述的方式进行，直到计算了数据块的所有LLR。优点是对RAM_FD_0和RAM_FD_1的低存储空间需要和不需要存储反向递归度量值的事实。

在下面的文字中，参考图8、9a-d和10更为详细的解释转换度量值、前向和反向递归度量值和计算装置RM中LLR的近似计算。

模块MAP_ST包括三个子模块TREL_UMTS_CONV、TREL_UMS_TURB和TREL_GSM_CONV/TREL_EDGE_CONV。所有子模块都包括自己的状态产生器FSM。

控制单元ST用于控制状态产生器FSM和计算芯片RB1、RB2、RB3的定时和协调。为此，控制单元ST通过控制数据线S1、S2和S3连接到子模块TREL_UMTS_CONV、TREL_UMS_TURB和TREL_GSM_CONV/TREL_EDGE_CONV的状态产生器FSM，还通过另一条控制数据线S4控制第一计算芯片RB1。其他控制数据线连接到其他计算芯片RB2、RB3。

MAP_ST的每个子模块计算表示特定码特性的理论信息(还叫做格子信息)。理论信息在所有情况下都是根据码特定多项式计算的。子模块TREL_GSM_CONV和TREL_EDGE_CONV根据GSM(移动通信全球系统)和EDGE(GSM发展的增强数据业务)标准计算理论信息值。子模块TREL_UMS_TURB根据用于增强解码的UMTS(通用移动通信系统)标准计算理论值t1、t2、t3。

在下面的文字中，只考虑了通过V_CONF选择子模块TREL_UMTS_TURB的情况。

在UMTS中，假设增强码反转深度为L＝4。因此增强编码器中卷积编码器RSC1的移位寄存器(见图3)可以明确设定为8个状态，即000、001、010、......等等。在图9a和9b中，以索引号m＝0到7连续编号的方框显示了这8个可能状态。

图9a显示了从m′到m的状态转换，这是在初始时处于一个(任意)初始状态(步骤k-1)的增强编码器通过与值为0的输入位a_k(即i＝0)相加得到后续状态(步骤k)时发生的。图9b显示了与值为1的输入位a_k相加时(即i＝1)发生的状态转换的对应说明。

对于每种可能状态转换(从k-1到k)，计算三个理论值t1(i)、t2(i)、t3(i)。

值t1(i)和t3(i)与相加的输入位a_k相同(即t1(i)＝t3(i)＝i)。值t2通过码特定多项式计算。

图9d显示了用于从a_k得到值t2的可能计算电路。计算电路包括一个由三个存储器单元T组成的移位寄存器和四个以图示方式排列在电路中的加法器ADD。移位寄存器存储状态产生器FSM产生的初始状态(例如m′＝0，即(000))并接收输入位a_k。当与输入位a_k＝i相加时，得到表示各自初始状态，例如m′＝0，的值t2(i)，i＝0、1。移位寄存器中的所有初始状态都执行这个过程。

在下面的文字中，参考图10解释了计算芯片RB1、RB2和RB3的配置。计算芯片RB1、RB2和RB3是完全由组合逻辑构成的快速数据通路。

用于计算转换度量值的第一计算芯片RB1接收对a_k＝i，i＝0、1，产生的理论值t1(i)、t2(i)、t3(i)，并在电路GW中将它们转换成权值因子w1(i)、w2(i)、w3(i)。权值因子w1(i)、w2(i)、w3(i)计算如下：

w1(i)＝1-2·t1(i)

w2(i)＝1-2·t2(i)

w3(i)＝1-2·t3(i)                    (9)

权值因子w1(i)、w2(i)、w3(i)是符号值，即+1、-1。然后使用这些符号值，通过与“测量值”相乘计算转换度量值γ_n ⁱ(R_n，m′，m)。

在第一码位估计(MAP1模式)中， 可用作测量值，z2s_n(it_no)可用作反馈信息。总共16个转换(见图9a和9b)中一个特定转换的转换度量依照下列方程式计算：

${\mathrm{\&gamma;}}_n^i(R_n,m^{\&prime;},m)=w1\left(i\right)\&CenterDot;\hat{x}{s}_n+w2\left(i\right)\&CenterDot;\hat{y}{1s}_n+w3\left(i\right)\&CenterDot;z2s_n(\mathrm{it}\_\mathrm{no})---\left(10\right)$

因为w1(i)、w2(i)、w3(i)是符号值，所以能够假定最大有8个不同的值。因为这些值是相对于0对称的，所以只需要计算4个值及其各自的求补值。

这些计算是并行执行的，也就是使用RB1中的4个加法器TR_ADD_1、TR_ADD_2、......、TR_ADD_4(根据式(10)每个都有三个输入)和后面的两个求补级2K同时执行的。两个求补级2K产生计算值的对应求补值。

两个求补级2K后面是一个多路分离器(没有显示)。该多路分离器将8个计算出的转换度量值分发到在所有情况下都具有4个存储位置的4个存储器BF1、BF2、......、BF4。

分发是以这种方式执行的：在每个存储器BF1-4中存储一个蝶形结构的转换度量值γ_n ⁱ(R_n，m′，m)。蝶形结构是一个由4个特定转换度量值γ_n ⁱ(R_n，m′，m)构成的组。在图9c中，显示了4个蝶形结构。第一个蝶形结构B1包括4个产生结束状态0和1的转换度量值，第二个蝶形结构B2包括4个产生结束状态2和3的转换度量值，......，第四个蝶形结构B4包括4个产生结束状态6和7的转换度量值。

在MAP2模式中，只有两个“测量值”

和z1s_n(it_no)可用。总共16个转换中一个特定转换的转换度量值依照下列方程式计算：

${\mathrm{\&gamma;}}_n^i(G_n,m^{\&prime;},m)=w2\left(i\right)\&CenterDot;\hat{y}2s_n+w3\left(i\right)\&CenterDot;z1s_n(\mathrm{it}\_\mathrm{no})---\left(11\right)$

(其中G_n表示由值对(z1_n，

构成的序列)。

因为只需要考虑两个符号值w2(i)和w3(i)，所以γ_n ⁱ(G_n，m′，m)可以设定最大有4个不同值。这些值可以由4个加法器TR_ADD_1-4直接计算或两个加法器和后面的两个求补级2K计算。

其它处理路径对应MAP1模式的路径。

计算芯片RB1由控制单元ST_TRANS控制，交替根据式(10)和(11)将理论值(或各自的权值因子)与“测量值”组合。

16个计算得到的转换度量值由四个并行数据总线(在所有情况下都是每个存储器BF1-4一个数据总线)提供给第二计算芯片RB2。

第二计算芯片RB2执行前向和反向递归度量值的递归计算。它有16个并行排列的加法器ADD_1、ADD_2、......、ADD_16、8个并行排列的最大值单元MAX1、MAX2、......、MAX8和4个并行排列的缓冲器ZS1、ZS2、ZS3和ZS4。

每个加法器ADD_1-4将一个转换度量值与前面递归步骤中计算的前向或反向递归度量值相加，即在前向递归情况下与初始状态相加，在反向递归情况下与结束状态相加。

为了计算前向递归度量值，首先以举例的方式考虑蝶形结构B1。第一加法器ADD_1将转换度量γ_n ⁰(R_n、m′＝0、m＝0) ${\mathrm{\&gamma;}}_n^0(R_n,m^{\&prime;}=0,m=0)$ 与前面递归步骤中计算的前向递归度量值α_n-1(m′＝0)相加，得到新前向递归度量值α_n(m＝0)的第一可能值α_n ⁰(m＝0)第二加法器ADD_2将转换度量γ_n ¹(R_n，m′＝4，m＝0)与前面递归步骤中计算的前向递归度量值α_n-1(m′＝4)相加，得到新前向递归度量值α_n(m＝0)的第二可能值α_n ¹(m＝0)可能前向递归度量值上升的下标定义了造成各个转换的输入位。

根据图9c显示的最上面的蝶形结构B1，这两个达到结束状态m＝0的概率是交替的。

其他加法器运行类似，即为了达到第一蝶形结构B1的另一个结束状态m＝1，加法器ADD_3和ADD_4计算与两种选择对应的方程式，等等。

通常，正确的方式是，处理这种交替转换度量值的每个加法器对ADD_1/2、ADD_3/4、......、ADD_15/16在所有情况下都后跟一个最大值单元MAX1、MAX2、......、MAX8。最大值单元MAX1、MAX2、......、MAX8通过在所有情况下合弃α_n(m)的两个可能值α_n ⁰(m)、α_n ¹(m)中最小的一个来选择两个交替转换中更可能的一个。这些前向递归度量值α_n(m)形成了下一个递归步骤n+1之后n的起始点。

因此，在RB2中，通过并行处理同时确定4个蝶形结构的8个前向递归度量值α_n(m)。为了计算递归，8个计算出的前向递归度量值α_n(m)临时存储在缓冲器ZS1、ZS2、ZS3和ZS4。加法器ADD_1-16的结果α_n ⁰(m)和α_n ¹(m)通过数据总线IDB分别提供给前向递归存储区RAM_FD_0和RAM_FD_1，并存储在其中。后面在计算芯片RB3中使用这些结果。

由于UMTS中使用了384kbit/s的数据速率，所以必须在52MHz周期中计算所有16个可能前向递归度量值α_n ⁰(m)、α_n ¹(m)，并存储在前向递归存储区RAM_FD_0和RAM_FD_1中。

反向递归度量值的计算类似，但根据从结束状态m到起始状态m′到转换。在反向递归中计算的、所考虑的时刻n的反向递归度量值也临时(即，只是为了在各自下一个递归步骤中递归使用)存储在各自的缓冲器ZS1、ZS2、ZS3和ZS4。因此缓冲器在特定的时刻n包含蝶形结构的前向和反向度量值。

因为反向递归度量值可以立即在第三计算芯片RB3中进一步处理，所以不需要在整个递归运行中存储计算出的反向递归度量值(与RAM_FD_0和RAM_FD_1中的前向递归度量值不同)。

用于计算LLR输出值的第三计算芯片RB3包括16个加法器L_ADD_1、L_ADD_2、......、L_ADD_16、两个最大值单元MAX_1和MAX_2和一个减法器SUB。

第三计算芯片RB3根据近似表达式

$\underset{m=0,...,7}{\max }\{{\mathrm{\&alpha;}}_n^1\left(m\right)+{\mathrm{\&beta;}}_n\left(m\right)\}-\underset{m=0,...,7}{\max }\{{\mathrm{\&alpha;}}_n^0\left(m\right)+{\mathrm{\&beta;}}_n\left(m\right)\}$

转换计算LLR的方程式(5)中定义的相互关系。近似表达式是在文章“用于短帧传输系统的增强码解码器的比较”，Peter Jung，IEEEJournal of Selected Areas in Communications，Vol.14，No.3，April 1996，中提出的，通过引用成了当前文档的主题。前8个加法器L_ADD_1-8负责将i＝0的前向递归度量值与关联的反向递归度量值(即对于假定un＝1)相加，即每个加法器为8个状态中的一个形成和α_n ¹(m)+β_n(m)。后8个加法器L_ADD_9-16负责将i＝0的前向递归度量值与关联的反向递归度量值(即对于假定u_n＝0)相加，即每个加法器为8个状态中的一个形成和α_n ⁰(m)+β_n(m)。

最大值单元MAX_1接收前8个加法器L_ADD_1-8的输出，最大值单元MAX_2接收后8个加法器L_ADD_9-16的输出。每个最大值单元MAX_1和MAX_2通过比较所有8个加法器输出分别找出各自最大的加法器输出，并传递给减法器SUB。因此，MAX_1确定了所有由输入位i＝1造成的转换中最大概率的值，MAX_2确定了所有由输入位i＝0造成的转换中最大概率的值。减法器SUB使用对数属性1n(a/b)＝1n(a)-1n(b)，按照这些结果值之间的差，分别计算可靠性信息，即LLR值z1_n(it_no)(在MAP1模式中)和LLR值z2_n(it_no)(在MAP2模式中)。

因为第二计算芯片RB2和第三计算芯片RB3在所有情况下都包括16个加法器，所以这两个计算芯片也可以在总共也只有16个加法器的共用计算芯片中组合。在这种情况下，16个加法器以多路复用形式运行，即必须交替计算前向和反向递归度量值和LLR。优点是减少了硬件开支。

Claims (14)

1.一种增强解码器，用于解码在发射机端使用增强码防错编码的数据信号

数据信号通过扰动信道发射并在接收机(E)检测，包括：

-至少一个码位估计器(MAP_DEC)，它包括下列：

--一个输入(IF)，接收可归因于检测数据信号 的数据码位，

--一个提供输出值(LLR)的输出，根据输出值(LLR)，可以确定形成在发射机端防错编码基础的数据信号(U)的估计数据码位，以及

--一个计算装置(RM)，根据关于发射机端使用的防错码的知识，计算

---转换度量值，

---前向和反向递归度量值，并根据这些值计算

---输出值(LLR)，

并且包括一个硬件计算单元(RB1；RB2；RB3)，由组合逻辑构成，用于产生这些值中的至少一种，

其特征在于，

-第一硬件计算单元(RB1)适用于根据第一和第二计算规则确定所述转换度量值，并且

-所述码位估计器(MAP_DEC)具有一个控制所述第一硬件计算单元(RB1)的控制装置(ST_TRANS)，以根据所述第一和第二计算规则交替确定所述转换度量值。

2.如权利要求1所要求的增强解码器，其特征在于，

-计算装置(RM)，包括第一硬件计算单元(RB1)，用于产生转换度量值，包括

--四个并行排列的加法器(TR_ADD_1-4)和加法器后面的至少一个双求补级(2K)。

3.如权利要求1所要求的增强解码器，其特征在于，

-计算装置(RM)，包括第一硬件计算单元(RB1)，用于产生转换度量值，包括

--八个并行排列的加法器。

4.如权利要求2或3所要求的增强解码器，其特征在于，

-用于产生转换度量值的第一硬件计算单元(RB1)，包括四个存储器(BF)，用于在所有情况下存储四个转换度量值。

5.如前面权利要求1到3中的一项所要求的增强解码器，其特征在于，

-计算装置(RM)包括第二硬件计算单元(RB2)，用于产生前向和反向递归度量值，包括

--由Q个并行排列的加法器(ADD_1-16)组成的加法级，以及

--由并行排列的最大值单元(MAX1-8)组成的最大值级，每个最大值单元(MAX1-8)在其输入接收两个加法器(ADD1-16)的输出，在其输出输出较大的一个加法器输出。

6.如权利要求5所要求的增强解码器，其特征在于，

-Q＝16。

7.如权利要求5要求的增强解码器，其特征在于，

-码位估计器(MAP_DEC)有一个控制第二硬件计算单元(RB2)的控制装置(SL_WIN_FD、SL_WIN_BD)，作用是在数据块中使用具有滑动区间范围的前向和反向递归区间计算前向和反向递归度量值。

8.如前面权利要求1到3中的一项所要求的增强解码器，其特征在于，

-计算装置(RM)包括第三硬件计算单元(RB3)，用于产生输出值(LLR)，包括

--由P个并行排列的加法器(L_ADD_1-16)组成的加法级，以及

--由并行排列的两个最大值单元(MAX_1、MAX_2)组成的最大值级，每个最大值单元(MAX_1、MAX_2)在其输入接收P/2个加法器的输出，在其输出输出最大的一个加法器输出。

9.如权利要求8所要求的增强解码器，其特征在于，

-P＝16。

10.如权利要求8所要求的增强解码器，其特征在于，

-第三硬件计算单元(RB3)，有一个用于形成两个最大值单元输出之间的差的减法器(SUB)，用于产生输出值(LLR)。

11.如权利要求8所要求的增强解码器，其特征在于，

-码位估计器(MAP_DEC)有一个控制第三硬件计算单元(RB3)的控制装置(LLR_RAT)，作用是第三硬件计算单元(RB3)在滑动区间范围中组合前向和反向递归度量值。

12.如权利要求8所要求的增强解码器，其特征在于，

-产生前向和反向递归度量值的第二硬件计算单元(RB2)和用于产生输出值(LLR)的第三硬件计算单元(RB3)使用共用加法器(ADD_1-16和L_ADD_1-16)，以多路复用模式运行。

13.如前面权利要求1到3中的一项所要求的增强解码器，其特征在于，

-增强解码器(TDEC)，还包括

--一个数字信号处理器(DSP)，用于

---执行增强交织和反交织程序，和

---根据预定义顺序程序计算表述瞬时信道的统计信息，以及

--一个双向接口(FMI)，数字信号处理器(DSP)通过双向接口(FMI)连接码位估计器(MAP_DEC)以交换数据。

14.如前面权利要求1到3中的一项所要求的增强解码器，其特征在于，

-码位估计器(MAP_DEC)在一个迭代过程中既用于计算第一可靠性信息，又用于计算第二可靠性信息。

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