CN1225792C - 用于输入/输出静电放电保护的基板充电电路及保护方法 - Google Patents

Abstract

一种用于输入/输出静电放电保护的基板充电电路及保护方法，该静电放电保护含有金属氧化物半导体指状结构连接输入/输出垫与内部电路之间的接点，该充电电路包括一金属氧化物半导体装置连接该输入/输出垫与内部电路之间的接点与基板，受一开关控制而在该输入/输出垫受静电放电压迫时开启，以导通一电流经过基板电阻，因而使该基板邻近该金属氧化物半导体指状结构处的电压上升，以致该金属氧化物半导体指状结构的触发电压下降。

Description

用于输入/输出静电放电保护的基板充电电路及保护方法

技术领域

本发明涉及一种集成电路(IC)的静电放电(Electro-Static Discharge；ESD)保护，特别是指一种用于输入/输出(I/O)ESD保护的基板充电(substratepump)电路及其保护方法。

背景技术

互补式金属氧化物半导体(CMOS)集成电路装置易受ESD触发故障而受损，尤其是为提高集积度而应用的薄栅极氧化物、短通道和浅接面构造以及轻掺杂漏极(LDD)和自对准金属硅化物(salicide)技术，更衰减MOS元件抵抗ESD的能力。已经有许多技术被用来自我保护输出缓冲器或I/O节点(node)以抗拒ESD故障，其中包含二极管箝制、横向击穿元件及护环围绕接合垫(pad)，这些电路提供某些程度的效果。

ESD保护构造典型地分为两类，包含保护输入缓冲器的构造与保护输出缓冲器及I/O节点的构造。输入缓冲器的保护相当地简单，因为CMOS的栅极不导通电流，因此，特殊的保护构造被实现在输入缓冲器上，其限制晶体管的栅极电压至最大崩溃(breakdown)电压。对比之下，另一类输出缓冲器及I/O节点含有较难受到保护的构造，其困难的成因是由于输出缓冲器在ESD压迫(stress)期间可能导通电流，因而可能受损。保护构造必须被设计及布局使得在ESD压迫情况下，该保护构造释放ESD压迫而不自毁，但输出缓冲器仅导通一最小电流。已知被使用的ESD保护构造大致利用保护电路的晶体管开启机制及晶体管骤回(snapback)机制两种，前者以导通通道临限电压为其特征，后者则以晶体管崩溃电压为其特征。较被广泛使用的骤回机制在I/O垫与内部电路之间的接点上加入ESD保护构造，例如NMOS晶体管，当发生静电放电发生时，利用内建的寄生双载子晶体管的旁通以保护内部电路。为使NMOS晶体管容许大量的ESD电流，但避免栅极构造的纵宽过长，指状(finger)结构被采用，不幸地，由于指状结构所导致的构造上天生的差异，NMOS晶体管的指状结构不易被一致地开启，使得ESD电流因为集中在小区域上而烧毁装置，因此，纵使具有很大的ESD保护元件，其性能表现仍无法被接受。在其他被提出的解决方案中，基板充电电路可以降低NMOS指状结构的触发(triggering)电压，以增强其被开启的一致性。为使基板升压，充电电路应该在静电放电发生期间比ESD保护电路更早被开启，然而，如果充电晶体管的宽度太小，其可能被ESD电流毁损，因此，充电晶体管必须大到足以承受ESD电流，但是如此一来，基板充电电路便消耗很大的晶片面积。于是，一种小尺寸的基板充电电路用于I/O ESD保护乃为所冀。

发明内容

本发明的目的即在于提出一种用于I/O ESD保护的基板充电电路及保护方法，其利用集成电路中未被使用的PMOS指状结构作为充电电路，在静电放电发生发生时被开启而导通一电流经过基板电阻，使得NMOS指状结构邻近处的基板电压被提升，因而降低该NMOS指状结构的触发电压。

根据本发明的一个较佳实施例，为ESD保护的NMOS指状结构连接晶片的I/O垫与内部电路之间的接点，该NMOS指状结构的基区(base)经基板电阻接地，一PMOS指状结构的源极连接该I/O垫与内部电路之间的接点，其漏极连接该NMOS指状结构的基区，一开关连接该PMOS指状结构的栅极，在正常操作期间，该PMOS指状结构被该开关关闭，而在静电放电发生发生导致I/O垫的电压快速上升时，该PMOS指状结构被开启以汲取一小的ESD电流对该基板充电，使得该NMOS指状结构被一致地开启而释放大部份的ESD电流。

具体而言，本发明为一种用于输入/输出静电放电保护的基板充电电路，该静电放电保护含有与基板上的输入/输出垫连接的金属氧化物半导体指状结构，该充电电路包括：一电阻，连接在该金属氧化物半导体指状结构的基区与接地端之间；一充电器，连接该金属氧化物半导体指状结构的基区；以及一开关，使控制该充电器在静电放电发生期间导通一充电电流经过该电阻。

本发明还包括一种用于输入/输出静电放电保护的方法，该静电放电保护含有与基板上的输入/输出垫连接的金属氧化物半导体指状结构，该方法包括下列步骤：连接电阻在该金属氧化物半导体指状结构的基区与接地端之间；以及在静电放电发生期间导通一充电电流经过该电阻。

附图说明

对于熟习本技艺的人士而言，从以下所作的详细叙述配合伴随的图式，本发明将能够更清楚地被了解，其上述及其他目的及优点将会变得更明显，其中：

图1：根据本发明的一个较佳实施例；

图2：在I/O垫的四种元件接法；

图3：ESD保护元件的电流-电压(I-V)曲线图；

图4：图2的元件各自的电流-电压曲线；以及

图5：图1中的开关的示例电路。

图号对照表：

10 ESD保护电路

11 I/O垫

12 输出驱动器

13 ESD指状结构

14 电源端

15 接地端

16 接地端

17 PMOS指状结构

18 开关

19 NMOS指状结构

20 NMOS指状结构

21 关闭的PMOS晶体管

22 开启的PMOS晶体管

23 栅极接地的NMOS晶体管

24 浮接栅极的NMOS晶体管

31 PMOS 21的I-V曲线

32 PMOS 22的I-V曲线

33 NMOS 23的I-V曲线

34 NMOS 24的I-V曲线

41 PMOS晶体管

42 开关电路

43 电阻

44 电容

45 开关电路

46 二极管串

具体实施方式

图1是根据本发明的一个较佳实施例，ESD保护电路10含有输出驱动器(output driver)12及ESD指状结构13连接I/O垫11与内部电路之间的接点及电源端14与接地端15，使在静电放电发生期间从I/O垫11释放ESD电流，输出驱动器12及ESD指状结构13中的NMOS指状结构19及20的基区经基板电阻R_sub接地至接地端16，未被使用的PMOS指状结构17的源极连接I/O垫11与内部电路之间的接点，其漏极连接基板电阻R_sub与NMOS指状结构19及20的基区之间的接点，而其栅极连接至节点A，开关18连接节点A，以决定提供PMOS指状结构17电压而控制PMOS指状结构17。

当I/O垫11在静电放电发生中受正电流压迫时，I/O垫11的电压将快速地上升，使得节点A的电压将低于I/O垫11的电压，二者的压差值为PMOS指状结构17的源极对栅极电差Vsg，因此，PMOS指状结构器17将因为其源极对栅极压差Vsg＞Vt而首先被开启，因而导通一电流经基板电阻R_sub至接地端16，以致提升基板邻近NMOS指状结构19及20处的电压，因而降低NMOS指状结构19及20的触发电压。

为便于了解，图2例示四种在I/O垫的元件接法。在图2(A)中关闭的PMOS晶体管(″off″PMOS)21，其漏极连接低压，栅极与源极一并连接高压。图2(B)显示开启的PMOS晶体管(″on″PMOS)22，其漏极连接低压，源极连接高压，而栅极连接另一低压。图2(C)中栅极接地的NMOS晶体管(grounded-gate NMOS)23，其源极与栅极连接低压，漏极连接高压。图2(D)中浮接栅极的NMOS晶体管(floating-gate NMOS)24，其源极与漏极分别连接低压及高压，栅极则浮接。

在进一步说明图2的元件操作特性之前，请先参阅图3所示的元件骤回特性电流-电压曲线图，当电压从V1逐渐上升时，电流亦随之增加，直到到达其触发电压Vtrig，接着电压迅速下降，而电流的变化不大，此趋势直到电压下降至维持(holding)电压Vhold才改变，此后电流又跟随着电压往上且快速地增大。在EDS事件期间，触发电压Vtrig越小，则该元件越早被触发。

图4为图2的四种装置各自对应的电流-电压曲线图，其中曲线31为图2(A)所示的关闭的PMOS晶体管21的电流-电压曲线，曲线32对应图2(B)的开启的PMOS晶体管22，曲线33是图2(C)的栅极接地的NMOS晶体管23的电流-电压曲线，以及曲线34是图2(D)所示浮接栅极的NMOS晶体管24的特性曲线。在静电放电发生期间，从图4中的曲线可知，浮接栅极的NMOS晶体管34其触发电压低于栅极接地的NMOS晶体管33的触发电压，如此，已使用的NMOS指状结构在静电放电发生期间其栅极为浮接将先被开启而汲取大部份的ESD电流，然后因为未被使用的NMOS指状结构其栅极为接地的难以开启而在较低位阶(level)便被损毁。从其他已知的技术中，基板充电可以降低被使用及未被使用的NMOS指状结构的触发电压至一相似的触发电压位阶，使他们比较一致地被开启，因而改善I/O垫的ESD性能表现。

如图1中所示，基板充电电路包含PMOS晶体管17及开关18，后者将在正常操作期间供应高压以关闭PMOS晶体管17，而在静电放电发生期间供应低压以开启PMOS晶体管17，如此，基板充电电路在正常操作期间为关闭，在静电放电发生期间为开启。如图4中所示，关闭的PMOS晶体管31其触发电压高于NMOS晶体管33/34的触发电压，因此，在正常操作期间，PMOS晶体管17不会被开启，然而，在静电放电发生期间，开关18将相对地降低PMOS晶体管17的栅极电压，以将其开启，进而导致PMOS晶体管17汲取部份的ESD电流对基板充电，此充电电流经过基板电阻R_sub到接地端16，直到PMOS晶体管17的导通电压高于NMOS晶体管的触发电压，由于PMOS晶体管17的导通电压随着ESD电流的增加而增加，终将高到足以触发NMOS指状结构，一旦NMOS指状结构被触发，大部份的ESD电流便通过NMOS指状结构而被汲取，因此，PMOS晶体管17将不会受到ESD电流损毁，因为大部份的ESD电流通过NMOS指状结构。从图4的曲线32亦知，在NMOS晶体管33/34到达其触发电压而被开启以前，PMOS晶体管32可以保持其开启状态，因此，在图1中的PMOS晶体管17可以保证其作用，而不会发生未开启的状况。

图5例示两个图1中的开关18的电路，图中的PMOS晶体管41表示图1中的PMOS晶体管17。在图5(A)中，PMOS晶体管41的漏极与源极分别连接低压及高压，开关42包含串联的电阻43及电容44连接在I/O垫的电源电压I/O Vdd2 14与低压之间，且PMOS晶体管17连接的高压通过二极管48连接至I/O Vdd2 14，PMOS晶体管41的栅极连接电阻43与电容44之间的接点，在正常操作时由于I/O Vdd2 14经电阻43对电容44充电，使得PMOS晶体管41的栅极被维持在高压，因此PMOS晶体管41被关闭，当PMOS晶体管41的源极电压快速地上升时由于电阻电容的时间延迟，栅极电位来不及上升，其栅极与源极之间的压差将上升而导致PMOS晶体管41被开启。在图5(B)中，PMOS晶体管41的漏极与源极分别连接低压及高压，而其栅极连接核心(core)电源电压Vdd，开关45包含二极管串46连接在高压与PMOS晶体管41的栅极之间，因此，PMOS晶体管41被保持关闭，只有在PMOS晶体管41的源极电压上升至其临限电压被克服，PMOS晶体管41始被开启。虽然以此为例，但是可以维持PMOS晶体管关闭，而在其源极电压上升后开启的其他电路皆可作为实施开关18的电路，熟习此所述技艺的人士应该很容易了解并加以修改。在其他的变化电路中，只要能在正常操作期间关闭PMOS晶体管17，而在静电放电发生开启PMOS晶体管17的开关皆可应用在本发明中。

根据本发明，只要一个小尺寸的MOS晶体管即可提供足够的充电电路，较佳者利用集成电路中未被使用的PMOS指状结构，并且，由于其具有高维持电压，因此不会被ESD电流损害。

以上对于本发明的较佳实施例所作的叙述为阐明的目的，而无意限定本发明精确地为所揭露的形式，基于以上的教导或从本发明的实施例学习而作修改或变化是可能的，实施例为解说本发明的原理以及让熟习该所述技术者以各种实施例利用本发明在实际应用上而选择及叙述，本发明的技术思想企图由权利要求书范围及其均等来决定。

Claims (15)

1.一种用于输入/输出静电放电保护的基板充电电路，其特征是：该静电放电保护含有与基板上的输入/输出垫连接的金属氧化物半导体指状结构，所述的金属氧化物半导体指状结构在静电放电发生时用来汲取大部分静电放电电流，该充电电路包括：

一电阻，连接在该金属氧化物半导体指状结构的基区与接地端之间；

一充电器，连接该金属氧化物半导体指状结构的基区，在静电放电发生期间汲取部分静电放电电流对基区充电；以及

一开关，连接该充电器，在静电放电发生期间开启该充电器，因而导通一充电电流经过该电阻。

2.如权利要求1所述的基板充电电路，其特征是：该电阻为基板电阻。

3.如权利要求1所述的基板充电电路，其特征是：该充电器为PMOS晶体管。

4.如权利要求3所述的基板充电电路，其特征是：该PMOS晶体管为指状结构。

5.如权利要求3所述的基板充电电路，其特征是：该PMOS晶体管具有源极连接该输入/输出垫，漏极连接该金属氧化物半导体指状结构的基区，及栅极连接该开关。

6.如权利要求1所述的基板充电电路，其特征是：该开关为电阻与电容串接的电路。

7.如权利要求1所述的基板充电电路，其特征是：该开关为串接的二极管电路。

8.一种用于输入/输出静电放电保护的方法，其特征是：该静电放电保护含有与基板上的输入/输出垫连接的金属氧化物半导体指状结构，所述的金属氧化物半导体指状结构在静电放电发生时用来汲取大部分静电放电电流，该方法包括下列步骤：

连接电阻在该金属氧化物半导体指状结构的基区与接地端之间，以及连接一在静电放电发生期间汲取部分静电放电电流并对基区充电的充电器在该金属半导体指状结构的基区；以及

在静电放电发生期间连接该充电器的开关控制该充电器导通一充电电流经过该电阻。

9.如权利要求8所述的方法，其特征是：该电阻是基板电阻。

10.如权利要求8所述的方法，其特征是：更包括开启金属氧化物半导体装置以供应该充电电流。

11.如权利要求10所述的方法，其特征是：该金属氧化物半导体装置为PMOS晶体管。

12.如权利要求11所述的方法，其特征是：该PMOS晶体管为指状结构。

13.如权利要求11所述的方法，其特征是：更包括连接该PMOS晶体管的源极至该输入/输出垫，及漏极至该金属氧化物半导体指状结构的基区。

14.如权利要求8所述的方法，其特征是：更包括连接开关以控制该充电电流。

15.如权利要求8所述的方法，其特征是：该充电电流在该金属氧化物半导体指状结构被触发前导通。

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