CN1203697A - 化学机械抛磨的间隔绝缘材料顶层 - Google Patents

Abstract

一种形成一新颖的高密度互连结构的方法。按照本发明,首先在一半导体衬底上形成一绝缘层(206)。然后使该第一绝缘层平面化。接着再在第一平面化的绝缘层上形成一第二绝缘层(212)。穿过第一和第二绝缘层蚀刻出一孔。将一种导体材料(226)沉积到该孔中和第二绝缘层的顶面上。再将导体材料从第二绝缘层上抛磨掉,从而形成一导体孔,其基本上与第二绝缘层平齐。

Description

化学机械抛磨的间隔绝缘材料顶层

                       本发明的背景

                     1.本发明所属领域

本发明涉及半导体制造领域，更具体说，涉及一种在一集成电路上形成一互连结构的方法。

                     2.相关技术的讨论

毫不夸张地说，集成电路如今已由数百万有源器件构成，这些有源器件形成在一硅衬底上或阱内。这些本来彼此分离的有源器件随后被连接在一起形成功能电路或元件，例如微处理器。这些器件通过公知的多层互连结构彼此连接在一起。图1中示出一假想的多层互连结构100的横剖面。互连结构一般具有一金属化的第一层、一互连层102(一般为含有多达3％的铜的铝合金)、一第二金属化层104，有时还有第三甚至第四金属化层。间隔层绝缘材料106(ILDs)例如二氧化硅(SiO2)用于硅衬底或阱108上的不同金属化层的电绝缘。通过采用在ILD106上形成的金属化通道110实现不同互连层之间的电连接。金属触头112以类似的方式用于在互连层与在阱108上形成的器件之间形成电连接。金属通道110和触头112在后面均用“通道”或“塞”表示，它们通常充以钨114，并通常使用一种粘合层116，例如钛。

一种目前优选的超大规模集成电路的间隔层绝缘膜是一种通过常压化学气相沉积(CVD)形成的硼磷硅酸盐(BPSG)膜。优选常压CVD BPSG层是因为这样形成的层一致性很好，因此可以充填长宽比很大的间隙，这种间隙是由于有源器件在一半导体衬底上的高密度设置而产生的。常压BPSG层可以充填长宽比很大的间隙而不会在其内留下空间。此外，优选常压BPSG层是因为沉积机械与其它ILD设备，例如等离子体加强的化学气相沉积(PECVD)相比较为便宜。而且，常压BPSG层可以较快地沉积，排水性能也很好。

一种目前优选的在一超大规模集成电路ULSI上的通道110和112中形成塞子的方法是一种采用化学机械抛磨的钨塞工艺。在一种典型的钨塞工艺中，蚀刻出通道孔，使其穿过一ILD到达互连线或在下面形成的半导体衬底。接着，一薄粘接层，例如氮化钛在ILD上形成并进入通道孔。然后，将一层相应的钨膜覆盖沉积在粘接层上并进入通道中。继续进行沉积，直到通道孔中完全充满钨。然后通过化学机械抛光将在ILD的顶层上形成的金属膜去除以形成一金属通道或塞。优选这种工艺是因为它们可以充填大长宽比的通道，这些通道是与下面所形成的密集分布的有源器件的电连接所需要的。

钨塞工艺和常压BPSG ILD层的一个问题是它们彼此不兼容。问题在于钨抛磨工艺对于常压BPSG ILD层不能有足够的选择。因此，在抛磨钨层时相当大量的ILD层可能从清除钨的区域去除。如果在钨塞处理过程中丢掉太多ILD，则可能在有源器件与第一层金属化层之间以及各金属化层之间出现缺陷。因此，目前的既采用在常压BPSG层又采用化学机械钨塞处理的工艺不可靠，无法用于制造。

因此，所需要的是一种可以一起采用常压BPSG层和钨塞处理工艺的互连方式。

本发明的概述

本发明描述一种在一集成电路上形成一种新颖的互连结构的方法。按照本发明，将通过常压CVD形成的含有硼和磷的第一氧化物层沉积在半导体衬底上。然后用化学机械抛磨(CMP)法对第一氧化物层进行抛磨，以形成一平面化的表面。再将一通过等离子加强CVD形成的第二未搀杂氧化物层沉积在该平面化的第一氧化物层上。接着蚀刻出一穿过第一和第二氧化物层的通孔。再将一包含钨的导体层沉积在该通孔内和第二氧化物层上。最后再抛磨第二氧化物层上的导体层，以形成一基本与第二氧化物层共面的充填通孔。

附图的简要描述

图1是一现有技术的互连结构的横剖面图；

图2a是一横剖面图，示出一半导体衬底，其上形成多个器件；

图2b为一半导体衬底的横剖面图，示出在图2a的衬底上的第一间隔绝缘层的形成；

图2c为一横剖面图，示出在图2b的衬底上的第一间隔绝缘材料层的平面化；

图2d为一横剖面图，示出第二间隔绝缘材料层在图2c的衬底上的形成；

图2e为一横剖面图，示出通孔在图2d的衬底上的形成；

图2f为一横剖面图，示出通道填充材料在图2e的衬底上的形成；

图2g为一横剖面图，示出在图2f的衬底上的通道填充材料的抛磨，以形成充填的触头通道；

图2h为一横剖面图，示出一金属化层在图2g的衬底上的形成。

本发明的详细描述

本发明公开一种在一集成电路上形成一互连结构的新颖的方法。在下面的描述中，为了完全理解本发明，提出了许多特定的细节，例如特定的工艺步骤、材料和尺寸等。然而，对于熟悉本领域的技术人员来说，显而易见，本发明不受这些特定细节的限制也可实施。在另一些方面，没有具体地提出熟知的集成电路制造步骤和装置，以免不必要地使本发明难于理解。

本发明是一种新颖的形成集成电路的互连结构的方法。本发明的优选实施例能够结合钨塞的化学机械抛磨(CMP)处理使用常压化学气相沉积的BPSG层来提供一种可制造的高密度互连结构。

按照本发明的优选本实施例，提供一半导体衬底200。在半导体衬底200上形成一器件202，例如金属氧化物半导体(MOS)晶体管。优选的是，通过一种自对准工艺在MOS器件上的源、漏和多栅上形成硅化物来改善触头电阻和器件性能。起初，场氧化区204将有源器件彼此绝缘。虽然只示出MOS晶体管，衬底200还可以包括其它成套的或部分成套的有源或无源器件，例如但不限于二级晶体管、薄膜晶体管、电容器和电阻器等等。此外，虽然半导体衬底200优选为一种单晶硅衬底，衬底200还可包括其它半导体材料，例如但不限于亚砷酸镓和锗，并可包括附加沉积半导体材料，例如外延硅层。

如图2b所示，按照本发明，第一步是在衬底200和在衬底上所形成的器件202上形成一绝缘间隔层(ILD)206。ILD206的作用是使器件202与接着形成的用于将器件连接到功能电路中的金属化层电绝缘。ILD206优选为一种通过常压化学气相沉积(CVD)形成的硼磷硅酸盐玻璃(BPSG)。优选一种常压BPSG层是因为它可以形成得与底层的外形一致，从而充填相邻器件202之间的小间隙，不会在其内产生空隙。优选这样形成ILD206，在一台WJ999 TEOS机中采用一种四乙基原硅酸盐(TEOS)、氧(O₂)、磷化氢(PH₃)和二甲硼烷(B₂H₆)化学物品，通过常压CVD产生具有大约3％的硼和6.3％磷浓度的二氧化硅(SiO2)膜。形成一大致为18000的氧化物层。

然后最好采用快速热处理(RTP)来增加ILD206的密度。增加ILD206的密度的目的之一是加速将掺杂物结合到氧化物中并使其稳定。通过RTP处理可以省略蒸气流处理。采用蒸气流处理是不希望的，因为它在BPSG/硅化物的交界面上生成一层氧化物，在该氧化物的生成过程中消耗了相当大量的硅化物。通过在N₂的环境下用RTP工艺进行增密处理，在BPSG/硅化物的交界面上不会生成氧化物，这使得在削减形成于源漏区域上的硅化物的厚度时伴随着源漏结深的削减。使用RTP进行增密改善了蒸气炉玻璃液流循环过程中的热积聚，并从而改善了晶体管性能。此外，RTP工艺优选在低于875°的温度下进行，以防止硅化物结快。这就是说，硅化物203不能允许更高的增密温度。

如图2b所示，由于由器件202和隔离区域204所形成的底层外形，ILD206的顶面208为非平面的。非平面的底层外形是由于BPSG层206的保形的沉积特性而形成的。此外，这种非平面外形还由于在本发明中优选不使用蒸气流处理。蒸气流步骤一般有助于使BPSG层的外形平滑和平面化。由于ILD206的顶面208为非平面的，所以需使其平面化，如图2C所示。优选通过化学机械抛磨使ILD206平面化，因为它可以形成整体平面，而不是与回流和回腐蚀工艺相关的只形成局部平面化。优选将器件202上方的ILD206磨去18000至大约4500±1500来形成一平的表面210。最初将ILD206形成得非常厚，从而为化学机械抛磨工艺提供很大的边缘。

按照本发明的优选实施例，采用一种在碳氢化钾的水溶液(KOH+H₂O)中含有硅的泥浆和Westech327M抛磨机对ILD206进行化学机械抛磨。然而应理解，任何公知的CMP工艺都可用来使ILD206平面化。

ILD206整体平面化是理想的，因为其形成非常平面的ILD表面210，这种非常平的表面能够使金属线收缩，并使可用于一种处理的金属化层的数量增加。可以理解，附加的互连层叠落在一起产生一种更加不平的外形。由于ILD206的平面化，本发明减少了制造问题，例如溶解不良的触头/通道孔和/或金属线、不良的金属阶梯覆盖、电迁移及金属刺。此外，采用化学机械平面化处理获得的是整体平整性，这得到一系列有利的回报，例如，随后使用非常平的钨塞抛磨技术进行触头/通道充填，这使得金属1的尺寸更加均匀，并从而使ILD的厚度减至最小。

然后，按照本发明，在ILD层206上沉积一第二ILD层212，如图2d所示。ILD212采用与ILD206不同的绝缘材料。正如后面将更详细地描述的，ILD212为一种这样的材料，在接下来为形成塞而进行的抛磨步骤中，对其抛磨明显地慢于对ILD206抛磨慢(8x)。ILD212与ILD206一起形成一绝缘后面的电联接的组合ILD214。因此，最后的总的组合ILD214的厚度必须足以使后面形成的金属化层与器件202绝缘。由于ILD212很薄，大约2000，并且形成在ILD206的平面化的表面210之上，不必进行任何附加的平面化处理，组合绝缘材料层214就会具有一个非常平的顶表面215。

在本发明的优选实施例中，ILD206包括一通过常压CVD沉积的BPSG层，ILD212优选为一种通过等离子加强化学气相沉积(PECVD)形成的未掺杂的氧化物层，其在一台AMAT5000沉积机中使用TEOS和O₂源气体形成。可以理解，等离子加强的未掺杂TEOS氧化物层的保形度不足以充填与现代高密度集成电路相关的大长宽比间隙。然而，PECVD未掺杂氧化物层214的均匀一致性形成足以为使ILD层206平面化而提供一平顶层212，平面化的ILD层206用于在相邻的器件202之间充填大长宽比间隙。等离子加强的CVD工艺的一个有价值的特征在于其形成致密的绝缘材料层。致密氧化物层通常比密度较小的氧化物层，例如未掺杂的常用沉积CVD氧化物层抛磨速度慢。

然后如图2e所示，形成一穿过ILD206和ILD212的孔216。孔216提供允许穿过ILD206和ILD212到下面形成的器件202的电联接的通道和触头孔。任何公知的方法可以用来形成孔216，例如在一个LAMResearch 4500蚀刻机中用以氟里昂为基的化学品进行反应离子蚀刻(RIE)。

由于本发明的目的是制造高密度集成电路，器件202必须紧密地组装在一起，其必要条件是形成狭窄(大约0.4微米宽)而又紧挨着的触头/通道孔216。由于组合ILD214必须厚到足以使器件202绝缘，并且由于希望形成狭窄的孔，所以优选形成大的长宽比(即深而窄的孔)。目前可获得的充填如此大的长宽比的孔的最好的方法是使用塞技术。

然后如图2e所示，通过均厚沉积将一种触头充填材料218沉积到未掺杂氧化物层212上和孔216中。优选的触头充填材料218为钨，因为这种材料的保形性很好，能够充填大长宽比的孔而不在其内留下空隙。如果使用钨层填充通道，最好在钨沉积之前形成一粘合层。粘合层有助于将钨粘合于组合ILD上，降低触头电阻并提供一种良好的电阻性接触。

按照本发明的优选实施例，使用一种薄的钛/氮化钛组合粘合层。首先通过公知手段在ILD212上沿孔216的侧壁和底部溅射沉积一层大约200的钛层222。然后通过公知的手段在钛层222上溅射沉积一层大约600的钛224。然后形成一保形钨层220，该保形钨层的形成步骤为，首先通过利用六氟化钨(WF₆)的硅烷(SiH₄)还原的CVD形成一层初始钨种层(大约300)，然后通过利用WF₆的氢(H2)还原的CVD形成厚实的钨层(大约4500)。这样，按照本发明的优选实施例触头充填材料218优选包括三层金属，钛、氮化钛和钨。可以理解，其它触头充填材料，材料的结合也可以用来充填孔216。

然后如图2g所示，通过化学机械方法抛磨充填材料218，以从ILD212的顶面去除接触充填材料218，从而形成一充填了的孔或塞226，其与ILD214的顶面基本平齐。如果触头充填材料为钨，最好使用一种含有0.01至0.03摩尔铁氰化钾(K₃Fe(CN₆))和1-25重量百分比的硅石的化学物品通过化学机械方法抛磨钨层。可以用一种用水稀释了的钨泥浆(9∶1)抛磨去氮化钛粘合层224。此外，优选使用一种包含大约0.5摩尔氟化钾和大约0.5重量百分比的硅石的泥浆来从ILD212抛磨去钛粘合层222。本发明优选上述特定泥浆是因为其能够均匀一致地抛磨钨层220和粘合层222和224并形成塞226，不会使塞226凹陷到ILD212之下或“磨蚀掉”塞226。关于用上述特定的泥浆抛磨钨、氮化钛和钛膜的细节在转让给本受让人的美国专利US5,340,370中做了全面的描述，在此引为参考。

本发明的一个重要方面是根据ILD顶层212来选择塞抛磨工艺。即，重要的是以明显低于触头充填材料218的速度来抛磨ILD212顶层。这样，横跨衬底300存在着非均匀性，那些首先清除接触材料，暴露出ILD212的区域基本上停止了抛磨(或至少减慢了抛磨)，而其它仍然有触头充填材料的区域将继续抛磨。在本发明中允许对顶层212使用“过抛磨”，以保证基本上横跨整个衬底300完全去除触头充填材料218，而不会明显地抛磨掉ILD214的局部区域。以这种方式，可以使用塞抛光工艺，不必担忧过抛磨引起过多的ILD损失。需要说明的是，在衬底200抛磨速度很高或者说形成很薄层的地方在形成塞的过程中可以将顶层212完全抛磨掉。顶层212应该提供足够的选择性，以便足以减缓抛磨过程，从而保持足够用于制造可靠的互连接的ILD。在本发明的优选实施例中，钨抛磨工艺表现出钨与PECVD氧化物之比为大约32∶1的选择性。采用ILD顶层212使本发明的互连工艺既可制造又可靠。

需要说明的是，抛磨速率和其内所提供的选择性通过抛磨均厚沉积在整个晶片上的薄膜来进行计算。实际上，由于在塞抛磨过程中的凹入效应，在衬底部分上的选择性要低得多。凹入是由于抛磨在密集分布的触头之间的ILD比抛磨不那么密集分布的触头之间的ILD要快得多。因此，凹入使得在高密集触头区域的抛磨选择性显著减小。所以，应该注意保证对顶层212提供足够的选择性以抵消凹入效应。

在本发明的优选实施例中，ILD顶层212是一层由等离子加强CVD形成的未掺杂氧化物层。等离子加强的CVD工艺生产密集的氧化物层。而常压CVD工艺生产密度低得多的氧化物层。此外，掺杂的氧化物层一般比未掺杂的氧化物层的密度小。密集的氧化物层通常比密度较低的氧化物层抛磨速度慢。在本发明的优选实施例中，用于厚实的组合ILD214的掺杂的常压CVD氧化物层206的抛磨速度比未掺杂的PECVD氧化物顶层212的抛磨速度高八倍。

这样，通过将未掺杂的PECVD氧化物顶层212置于掺杂的常压CVD氧化物层206之上，钨塞抛磨工艺的选择性对于组合ILD214比对于只采用一个掺杂的常压CVD氧化层大得多。可以理解，虽然常压BPSG层与钨抛磨工艺不相容，但仍需要它们充填由于器件202的高密度分布而形成的小长宽比间隙。此外，常压CVD形成的BPSG层比PECVD氧化物层要经济得多，因为它们在加工时较便宜，而且它们形成得较快(即，它们提供较好的晶片生产率)。采用薄层未掺杂PECVD氧化物顶层212就能够采用低密度、高长宽比的充填常压CVD BPSG层，并使用钨塞抛磨加工。

可以理解，制造现代超高密度集成电路既需要常压CVD BPSG层又需要钨塞加工。常压BPSG层用于充填由于器件202的高密度分布形成的大长宽比间隙，而钨塞用于充填与密集分布的器件202接触所需的大长宽比触头孔。

然后如图2h所示，在ILD顶层212上与塞226接触的一电接触点的上方形成一金属互连接件。互连接件230可以以任何公知的手段形成，如在ILD212和塞226上均厚沉积一铝层(如果需要还可形成一粘合层)，然后利用公知的光刻技术将该铝层蚀刻成一单个的金属线230。这时就完成了本发明的互连结构。

在图2h中很容易看出，制成一种非常平的高密度互连结构。由于塞226与ILD214基本上平齐，所以形成一平面的互连层230。可以理解，如果需要的话，本发明可以用于形成附加互连和通道/触头层。由于本发明的互连形式的非常平的特性，可以制造几乎无限数量的金属化层，这样就能够在一块半导体衬底，例如ULSI电路上形成大量不连续器件的互连结构。此外，虽然前面结合优选实施例描述了本发明，在一常压CVD BPSG层上形成一PECVD氧化物顶层，以便增加ILD相对于钨塞加工的选择性，希望本发明的概念可以用于其它半导体加工中。这就是说，本发明可以广泛适用于任何这样的工艺，其使用一种化学机械抛磨(CMP)方法来抛磨掉一种材料，以充填一第二材料上的孔，并且抛磨工艺的选择性不足以根据第二材料进行选择，以提供一种增强处理。在这种情况下，提供一顶层来增强抛磨工艺的选择性，从而提供一种可靠的处理。例如，本发明可用于通过如下方法形成如互连结构23的互连结构，将一铝层均厚沉积在一带有一孔的ILD上，然后抛磨掉该铝层，以形成金属互连结构。此外，本发明还可用于增加一种用于充填绝缘槽或形成电容的CMP工艺的选择性。

前面参考具体的实施例描述了本发明。然而，显而易见，可以对其进行各种改进和变化，而不会背离本发明的精神或超出其广泛的范围。不应将本发明局限于这里所描述的具体的尺寸、材料和泥浆。因此，本说明书和附图应被视为一种说明，而不是一种限定。

至此，本说明书描述了一种使BPSG层与钨化学机械抛磨工艺能够一起使用的方法和结构。

Claims (15)

1.一种制造一互连结构的方法，其包括如下步骤：

形成一第一绝缘层；

将所述第一绝缘层平面化；

在所述第一平面化的绝缘层上形成一第二绝缘层；

在所述第一和第二绝缘层中形成一孔；

将一种导体材料沉积到所述孔中和所述第二绝缘层上；

将所述导体材料从所述第二绝缘层上抛磨掉，从而形成一基本上与所述第二绝缘层平齐的导体充填的孔，其中所述抛磨步骤采用一种抛磨所述第一绝缘层比抛磨所述第二绝缘层快的抛磨工艺。

2.如权利要求1所述的方法，其特征在于：所述第二绝缘层包括一等离子加强CVD层。

3.如权利要求1所述的方法，其特征在于：所述第一绝缘层为一BPSG层，其通过使用一种TEOS源气体的常压化学气相沉积形成。

4.如权利要求1的方法，其特征在于：所述第二绝缘层包括一未掺杂的氧化物层，其通过使用一种TEOS源气体的等离子加强的化学气相沉积形成。

5.如权利要求5所述的方法，其特征在于：所述导体层包含钨。

6.如权利要求1所述的方法，其特征在于：所述第一绝缘层为一常压CVD氧化物层，而所述第二绝缘层为一等离子加强的CVD氧化物层。

7.一种在一半导体衬底上形成一互连结构的方法，其包括如下步骤：

在所述衬底上形成一包含硼和磷的第一氧化物层；

将所述第一氧化物层平面化；

在所述平面化的第一氧化物层上形成一氧化物层；

在所述第一氧化物层和所述未掺杂的氧化物层中形成一孔；

将一包含钨的导体层沉积在所述孔中和所述未掺杂氧化物层上；和

抛磨所述导体层，以便从所述未掺杂氧化物层上去除所述导体层，从而形成一充填孔，该充填孔基本上与所述未掺杂氧化物层平齐。

8.如权利要求7所述的方法，其特征在于：所述第一氧化层通过使用一种TEOS源气体的常压化学气相沉积形成。

9.如权利要求7所述的方法，其特征在于：所述未掺杂氧化物层通过使用一种TEOS源气体的等离子加强化学气相沉积形成。

10.如权利要求7所述的方法，其特征在于，其还包括如下步骤：

在所述未掺杂氧化物层和所述充填孔上形成一互连结构。

11.如权利要求7所述的方法，其特征在于：所述抛磨工艺使用一种泥浆，其抛磨所述第一氧化物层比抛磨所述第二氧化物层要快。

12.如权利要求11所述的方法，其特征在于：所述泥浆包括(？)

13.如权利要求7所述的方法，其特征在于：其还包括如下步骤：

在使所述第一氧化物层平面化之前先在N₂的气氛中进行快速热处理，以使所述第一氧化物层增密。

14.如权利要求7所述的方法，其特征在于：通过化学机械抛磨使所述第一氧化物层平面化。

15.一种形成器件触头的方法，这些器件形成在一半导体衬底上，所述方法包括如下步骤：

在所述衬底上和所述器件上方形成一第一氧化物层，所述第一氧化物层包含硼和磷，其通过使用一种TEOS源气体的常压CVD形成；

对所述第一氧化物层进行化学机械抛磨，以形成一平面化的第一氧化物层；

在所述平面化的第一氧化物层上沉积一顶氧化物层，所述顶氧化物层基本上未掺杂，其通过使用一种TEOS源气体的等离子加强化学气相沉积形成；

穿过所述顶层和所述平面化的第一氧化物层蚀刻出通向所述器件的触头孔；

将一种包含钨的导体充填材料均厚沉积在所述顶层上和所述触头孔中；

化学机械抛磨所述导体充填材料，从而将所述充填材料从所述顶层上去除，以形成充填的触头，其中对所述导体充填材料的所述化学机械抛磨工艺抛磨所述第一氧化物层比抛磨所述顶氧化物层要快。

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