CN1196988C - Pci－片上总线连接器 - Google Patents
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Abstract
本发明的PCI-片上总线连接器涉及应用于计算机本地总线和片上总线互联的总线连接器。主要包括PCI主、从状态机接口，片上主、从状态机，具有高32位和低32位数据切分/组合和缓冲功能的片上总线写、读缓冲FIFO，PCI写、读缓冲FIFO及配置电路、中断处理器、错误处理器、重启动器等部件。这种总线连接器可以同时支持32位和64位数据总线宽度的传输，并且可以由用户根据需要自由选择。除此之外，本发明的PCI-片上总线连接器还同时支持主、从两种配置方式，使得用户可以任选PCI总线或片上总线作为本地总线来配置整个总线连接器，实现了配置的高度灵活性，给应用带来很大方便。
Description
技术领域
本发明涉及一种PCI-片上总线连接器。具体说，涉及应用于计算机本地总线和片上总线互联的支持主/从，32位/64位工作方式的总线连接器。
背景技术
随着SoC(System-on-Chip，片上系统)设计的日益发展，对计算机本地总线和集成电路片上总线互联技术的要求也日益强烈。目前已有一些PCI-片上总线连接器，如PCI总线接口的CPLD设计(俞冠生，华东电子工程研究所，《现代电子》，2000年第3期)和PCI总线接口的VLSI设计(高明伦、丁歧娟，合肥工业大学微电子设计研究室，《微电子学与计算机》，1999年增刊)，它们包括：PCI接口、PCI状态机、片上总线状态机和重启动器。其中PCI状态机和片上总线状态机分别以PCI接口功能块和片上总线功能块为主要服务对象，产生PCI总线和片上总线时序，没有主从之分，所以它们都存在一定的缺陷，大致有：
1.配置方式大多只支持GUEST方式，也即只能以PCI总线为本地总线来配置总线连接器，不能从片上总线来配置，影响了应用的灵活性。
2.对于总线协议的支持不够丰富，绝大多数设计并不能同时支持32位和64位PCI总线协议，所以，对用户来说，就没有可选择性，从而也就不能充分利用协议的传输速率。
发明内容
本发明的目的在于提供一种可以由用户来选择工作方式的PCI-片上总线连接器。
本发明的PCI-片上总线连接器包括：
PCI接口：与PCI总线相连，用于接收来自总线的信号；
PCI主状态机接口：与PCI接口和片上总线写缓冲FIFO以及片上总线读缓冲FIFO相连，用于在PCI接口和片上总线写缓冲FIFO以及片上总线读缓冲FIFO之间的信号传递；
PCI从状态机接口：与PCI接口和PCI读缓冲FIFO以及PCI写缓冲FIFO相连，用于在PCI接口和PCI读缓冲FIFO以及PCI写缓冲FIFO之间的信号传递；
片上总线主状态机：用于产生目标地址在片上总线设备上的片上总线交易信号；
片上总线从状态机：用于取得片上总线交易的地址/数据及控制信号；
片上总线写缓冲FIFO：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI主状态机接口和片上总线从状态机之间；
片上总线读缓冲FIFO：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI主状态机接口和片上总线从状态机之间；
PCI读缓冲FIFO：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI从状态机接口和片上总线主状态机之间；
PCI写缓冲FIFO：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI从状态机接口和片上总线主状态机之间；
配置电路：与PCI从状态机接口和片上总线从状态机相连，用于保存总线连接器的配置信息并接受来自PCI从状态机接口和片上总线从状态机的配置操作；
中断处理器：与PCI接口和配置电路相连，用于中断信号的接收和发出；
错误处理器：与PCI接口和配置电路相连，用于错误信号的处理；
重启动器：与PCI接口和配置电路相连，用于重新启动总线连接器；
使用时，将本发明的PCI-片上总线连接器集成在PCI卡上，其一端与PCI插槽相连，另一端与集成在PCI卡上的片上总线相连。其工作过程如下：
当PCI总线上的主设备发起目的地址在片上总线设备上的交易请求时，PCI接口从PCI总线上取得交易的地址/数据及控制信号，并把它们传递给PCI从状态机接口，PCI从状态机接口根据交易是读还是写把信号再传递给PCI读缓冲FIFO或PCI写缓冲FIFO。PCI读缓冲FIFO或PCI写缓冲FIFO根据用户选择的是32位还是64位工作方式，对数据进行拆分/组合，再传递给片上总线主状态机，片上总线主状态机产生片上总线交易，访问目标片上总线设备。
当片上总线上的主设备发起目的地址在PCI总线设备上的交易请求时，片上总线从状态机取得交易的地址/数据及控制信号，把片上总线协议的地址/数据和控制信息转换成符合PCI总线协议的地址/数据和控制信息，并根据交易为读或者是写把它们传递给片上总线读缓冲FIFO或片上总线写缓冲FIFO。片上总线读缓冲FIFO或片上总线写缓冲FIFO根据用户选择的是32位还是64位工作方式，对数据进行拆分/组合，产生相应的PCI总线上的交易信号，并由PCI主状态机接口把交易所需数据/地址和控制信号传递到PCI接口，再由PCI接口把信号驱动到PCI总线上。
本发明的优点是：
1.由于PCI从状态机接口和片上总线从状态机都可以访问到配置电路，并且都提供了相应的配置命令，使得配置方式更灵活，可以把PCI总线作为本地总线来完成整个总线连接器的配置，也可以把片上总线作为本地总线来完成整个总线连接器的配置。
2.采用本发明的PCI-片上总线连接器，使得用户可以自由选择工作方式，PCI端为32位或者64位，应用更加广泛。
3.提供了完备的配置电路，内含丰富的可用户配置的属性，使用户可以根据自己的需要灵活定制整个总线连接器的工作属性。
附图说明
图1是PCI-片上总线连接器的构成示意图。
图2是片上总线写缓冲FIFO和片上总线读缓冲FIFO一种具体构成示意图。
图3是PCI读缓冲FIFO和PCI写缓冲FIFO一种具体构成示意图。
具体实施方式
参照图1，本发明的PCI-片上总线连接器包括：
与PCI接口1和片上总线写缓冲FIFO9以及片上总线读缓冲FIFO10相连，用于在PCI接口1和片上总线写缓冲FIFO9以及片上总线读缓冲FIFO10之间传递信号的PCI主状态机接口2；
用于接收来自总线信号，与PCI总线相连的PCI接口1；
与PCI接口1和PCI读缓冲FIFO11以及PCI写缓冲FIFO12相连，用于在PCI接口1和PCI读缓冲FIFO11以及PCI写缓冲FIFO12之间信号传递的PCI从状态机接口3；
用于产生目标地址在片上总线设备上的片上总线交易信号的片上总线主状态机4，例如，可以用WISHBONE主状态机；
用于取得片上总线交易的地址/数据及控制信号的片上总线从状态机5，例如，可以用WISHBONE从状态机；
接于PCI主状态机接口2和片上总线从状态机5之间，具有高32位和低32位数据切分/组合和缓冲功能的片上总线写缓冲FIFO9；
接于PCI主状态机接口2和片上总线从状态机5之间，具有高32位和低32位数据切分/组合和缓冲功能的片上总线读缓冲FIFO10；
接于PCI从状态机接口3和片上总线主状态机4之间，具有高32位和低32位数据切分/组合和缓冲功能的PCI读缓冲FIFO11；
接于PCI从状态机接口3和片上总线主状态机4之间，具有高32位和低32位数据切分/组合和缓冲功能的PCI写缓冲FIFO12；
与PCI从状态机接口3和片上总线从状态机5相连的配置电路13，用于保存总线连接器的配置信息并接收来自PCI从状态机接口3和片上总线从状态机5的配置操作；
与PCI接口1和配置电路13相连，用于中断信号的接收和发出的中断处理器6；
与PCI接口1和配置电路13相连，用于错误信号处理的错误处理器7；
与PCI接口1和配置电路13相连，用于重新启动总线连接器的重启动器8；
上述的片上总线写缓冲FIFO9和片上总线读缓冲FIFO10，可以采用如图2所示的WISHBONE写缓冲FIFO和WISHBONE读缓冲FIFO，它包括：与PCI主状态机接口2相连的PCI主状态机14、高32位FIFO15、低32位FIFO16，数据拆分/组合器17和FIFO18，PCI主状态机14的高32位数据线经过高32位FIFO15与数据拆分/组合器17的高32位数据线相连，PCI主状态机14的低32位数据线经过低32位FIFO16与数据拆分/组合器17的低32位数据线相连，数据拆分/组合器17和连接片上总线从状态机5的FIFO18相连。
图3所示，给出了PCI读缓冲FIFO11和PCI写缓冲FIFO12的一种具体实例，它包括：与PCI从状态机接口3相连的PCI从状态机19、高32位FIFO20、低32位FIFO21、数据拆分/组合器22和FIFO23，PCI从状态机19的高32位数据线经过高32位FIFO20与数据拆分/组合器22的高32位数据线相连，PCI从状态机19的低32位数据线经过低32位FIFO21与数据拆分/组合器22的低32位数据线相连，数据拆分/组合器22和连接片上总线主状态机4的FIFO23相连。
该实施例的具体工作过程如下：
当PCI总线上的主设备发起目的地址在WISHBONE总线设备上的交易请求时，PCI接口1从PCI总线上取得交易的地址/数据及控制信号，并把它们传递给PCI从状态机接口3，PCI从状态机接口3根据交易是读还是写而把信号再传递给PCI读缓冲FIFO11或PCI写缓冲FIFO12内部的PCI从状态机19，PCI从状态机19把PCI总线协议的地址/数据和控制信息转换成符合WISHBONE总线协议的地址/数据和控制信息，再把它们放到高32位FIFO20和低32位FIFO21上，如果用户选择32位工作方式，则只填充低32位FIFO，数据包拆分/组合器22把低32位FIFO21的数据经过FIFO23传递给WISHBONE总线主状态机4，WISHBONE总线主状态机4产生WISHBONE总线交易，访问目标WISHBONE设备；如果用户选择64位工作方式，则高32位FIFO20和低32位FIFO21都将进行填充，然后由数据拆分/组合器22把数据拆分成32位数据，再通过FIFO23传递给WISHBONE总线主状态机4，WISHBONE主状态机4产生WISHBONE总线交易，访问目标WISHBONE设备。
当WISHBONE总线上的主设备发起目的地址在PCI总线设备上的交易请求时，WISHBONE总线从状态机5取得交易的地址/数据及控制信号，把WISHBONE总线协议的地址/数据和控制信息转换成符合PCI总线协议的地址/数据和控制信息，并根据交易是读还是写而把它们传递给WISHBONE读缓冲FIFO10或WISHBONE写缓冲FIFO9内部的FIFO18。如果用户选择的是32位工作方式，数据包拆分/组合器17就把FIFO18中的数据直接放到低32位FIFO16中去，由低32位FIFO16传到PCI主状态机14；如果用户选择的是64位工作方式，数据拆分/组合器17就把FIFO18中的数据组合成64位的数据经过高32位FIFO15和低32位FIFO16中传到PCI主状态机14。PCI主状态机14发起PCI总线交易，并由PCI主状态机接口2把交易所需数据/地址和控制信号传递到PCI接口1上，再由PCI接口1把信号驱动到PCI总线上。
Claims (3)
1.PCI-片上总线连接器，它包括：
PCI接口(1)：与PCI总线相连，用于接收来自总线的信号；
重启动器(8)：用于重新启动总线连接器；
其特征是它还包括：
PCI主状态机接口(2)：与PCI接口(1)和片上总线写缓冲FIFO(9)以及片上总线读缓冲FIFO(10)相连，用于在PCI接口(1)和片上总线写缓冲FIFO(9)以及片上总线读缓冲FIFO(10)之间的信号传递；
PCI从状态机接口(3)：与PCI接口(1)和PCI读缓冲FIFO(11)以及PCI写缓冲FIFO(12)相连，用于在PCI接口(1)和PCI读缓冲FIFO(11)以及PCI写缓冲FIFO(12)之间的信号传递；
片上总线主状态机(4)：用于产生目标地址在片上总线设备上的片上总线交易信号；
片上总线从状态机(5)：用于取得片上总线交易的地址/数据及控制信号；
片上总线写缓冲FIFO(9)：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI主状态机接口(2)和片上总线从状态机(5)之间；
片上总线读缓冲FIFO(10)：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI主状态机接口(2)和片上总线从状态机(5)之间；
PCI读缓冲FIFO(11)：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI从状态机接口(3)和片上总线主状态机(4)之间；
PCI写缓冲FIFO(12)：具有高32位和低32位数据切分/组合和缓冲功能，接于PCI从状态机接口(3)和片上总线主状态机(4)之间；
配置电路(13)：与PCI从状态机接口(3)和片上总线从状态机(5)以及重启动器(8)相连，用于保存总线连接器的配置信息并接受来自PCI从状态机接口(3)和片上总线从状态机(5)的配置操作；
中断处理器(6)：与PCI接口(1)和配置电路(13)相连，用于中断信号的接受和发出；
错误处理器(7)：与PCI接口(1)和配置电路(13)相连，用于错误信号的处理。
2.根据权利要求1所述的总线连接器，其特征在于所说的片上总线写缓冲FIFO(9)和片上总线读缓冲FIFO(10)分别包括：与PCI主状态机接口(2)相连的PCI主状态机(14)、高32位FIFO(15)、低32位FIFO(16)、数据拆分/组合器(17)和FIFO(18)，PCI主状态机(14)的高32位数据线经过高32位FIFO(15)与数据拆分/组合器(17)的高32位数据线相连，PCI主状态机(14)的低32位数据线经过低32位FIFO(16)与数据拆分/组合器(17)的低32位数据线相连，数据拆分/组合器(17)和连接片上总线从状态机(5)的FIFO(18)相连。
3.根据权利要求1所述的总线连接器，其特征在于所说的PCI写缓冲FIFO(12)和PCI读缓冲FIFO(11)分别包括：与PCI从状态机接口(3)相连的PCI从状态机(19)、高32位FIFO(20)、低32位FIFO(21)、数据拆分/组合器(22)和FIFO(23)，PCI从状态机(19)的高32位数据线经过高32位FIFO(20)与数据拆分/组合器(22)的高32位数据线相连，PCI从状态机(19)的低32位数据线经过低32位FIFO(21)与数据拆分/组合器(22)的低32位数据线相连，数据拆分/组合器(22)和连接片上总线主状态机(4)的FIFO(23)相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02154662 CN1196988C (zh) | 2002-12-06 | 2002-12-06 | Pci－片上总线连接器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 02154662 CN1196988C (zh) | 2002-12-06 | 2002-12-06 | Pci－片上总线连接器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1420415A CN1420415A (zh) | 2003-05-28 |
| CN1196988C true CN1196988C (zh) | 2005-04-13 |
Family
ID=4752510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 02154662 Expired - Fee Related CN1196988C (zh) | 2002-12-06 | 2002-12-06 | Pci－片上总线连接器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1196988C (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7043590B2 (en) * | 2004-05-28 | 2006-05-09 | Realtek Semiconductor Corp. | Interface apparatus using single driver, computer system including interface apparatus using single driver, and related method |
| CN100414524C (zh) * | 2005-09-20 | 2008-08-27 | 中国科学院计算技术研究所 | 一种控制两种不同速度总线间数据传送的方法 |
| CN100377137C (zh) * | 2005-11-01 | 2008-03-26 | 苏州国芯科技有限公司 | 一种C*Core微处理器应用AMBA总线的设计方法 |
| CN100424668C (zh) * | 2005-12-20 | 2008-10-08 | 英业达股份有限公司 | Pci-e总线自动配置系统 |
| CN100514971C (zh) * | 2006-03-21 | 2009-07-15 | 中国科学院计算技术研究所 | 一种ip核接口标准化方法 |
| CN100403288C (zh) * | 2006-09-01 | 2008-07-16 | 威盛电子股份有限公司 | 具有重置功能的高速pci接口系统及其重置方法 |
| CN100448199C (zh) * | 2007-01-10 | 2008-12-31 | 北京航空航天大学 | 双机通讯板 |
-
2002
- 2002-12-06 CN CN 02154662 patent/CN1196988C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| CN1420415A (zh) | 2003-05-28 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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