CN1195141A - 用于实现高速缓冲存储器流式存取的方法和设备 - Google Patents

Abstract

一个处理和实施的计算机系统,其中仲裁电路201包括多个状态机301,303和305,并且状态机间相互作用以接收不同的系统时序信号并提供数据总线许可信号以有效地使得来自L2高速缓冲存储器的信息的顺序数据块的数据流式存取,而不必在数据块间插入等待状态。

Description

用于实现高速缓冲存储器流式 存取的方法和设备

本发明一般涉及信息处理系统，并且尤其涉及一种用于改进流式存取高速缓冲存储器的多存储行的方法和设备。

计算机系统一般包括中央处理器或CPU，存储器子系统，和输入/输出设备，输入/输出设备包括鼠标，键盘，磁盘驱动器，显示器，打印机，且还可能包括同网络的连接，但并不仅限于这些。许多系统还包括多个处理器或CPU。大多数系统还包括二级高速缓冲存储器子系统，或L2高速缓冲存储器，该缓存被设计为包括一有限的但是速度比主存更快的存储器，该存储器所存储的那些信息比存储在相对慢的多的系统主存中的信息访问的更频繁。所有部件一般通过局部总线系统连接在一起，其中局部总线系统与L2高速缓冲存储器及主存有直接的连接。

许多CPU部件有处理对于计算机系统的不同部件来讲被称之为“脉冲串式”(“burst”)访问的能力。当脉冲串式访问被启动时，主存可读取或写入比一般情况下更长的信息流，而不被以后来自不同计算机系统部件的要求访问主存中不同地址的请求所打断。这一脉冲串式模式对于提高系统的处理速度是有效的，尤其当大量信息被处理时，由于更大的信息段可以以单独脉冲串的方式被传送而不必插入等待状态、存储器仲裁和访问延迟，而后面的这些情况会出现在用较小的信息段重复地传送后继序列的事件中。

一般地，对存储器的访问由系统存储控制器控制，系统存储控制器一般包括存储器访问请求仲裁电路，该存储器访问请求仲裁电路被设计为用来区分来自计算机系统不同部件要求访问主存的不同请求，并以一种被计算为可最有效并最快地传送所请求信息的授权顺序地授权请求。一般地，存储控制器及其所包括的仲裁电路的优先权，被重点地设计以优化信息流入和流出系统主存。但是，如果要在信息被传送到或传送出计算机系统的更快速的高速缓冲存储器子系统的优化方面有任何改进的话，则很困难。而且，即使是改进的高速缓冲存储器系统也要受到现存系统级上用于仲裁并控制系统存储访问请求的模式的限制。因此，需要改进的仲裁设备和高速缓冲存储器，包括可在高速缓冲存储器和请求访问存储在该高速缓冲存储器中的信息的计算机系统部件间使得信息传送更快的高速缓冲存储器访问仲裁技术。

本发明提供了一种方法及其实施系统，其中促裁电路包括多个状态机，它接收不同的系统定时信号并提供数据总线许可信号，该信号在被应用到高速缓冲存储器电路中，使得来自后继数据块传送的高速缓冲存储器中的数据能流式存取，而不必在各自数据块传送期间插入等待状态时是有效的。

通过结合附图的本发明的一种最佳的实施方式的详细描述将能更好的理解本发明，其中：

图1为依据本发明所实现的一个计算机系统的一部分的简化框图，其中包括数据总线仲裁电路和L2高速缓冲存储器；

图2为图1中所示的数据总线仲裁电路的简化框图；

图3为该仲裁电路更为详细的框图，说明了其中所包括的三个主要功能引擎；

图4为信号时序图，说明了没有应用高速缓冲存储器流式存取技术时不同信号间的相互关系；

图5为信号时序图，说明了应用了高速缓冲存储器流式存取技术时不同信号间的相互关系；及

图6为一流程图，说明了根据所公开的方法所实现的典型的处理流程。

参照图1，以上所讨论的不同的方法可在典型的计算机系统中实现，这种典型的计算机系统可包括个人计算机，工作站或多个分布在一种网络配置中的信息处理设备的各种组合。典型的实施方式包括中央处理器(CPU)101，如传统的微处理器，和多个通过系统局部总线103互连的其它部件。虽然这里所公开的处理方法也将适用于进一步的总线配置且并不只限于任一特定的总线模式，但是为了公开本发明起见，在典型实施方式中所示的局部总线被表示为通过存储控制器和桥式电路105同其它的系统总线107相连，该系统总线可能是被称之为“PCI”的总线。局部总线103和PCI总线107还可包括同其它工作站或网络，外设及类似设备的进一步连接。图1所示的系统还包括连接到局部总线103上的2级或L2高速缓冲存储器109。数据总线仲裁电路111也被表示为连接到该局部总线103上。由于本发明所实现的工作站或计算机系统，很大程度上在技术上已知并且包括对于熟练的技术人员来讲公知的电子部件和电路。而且，由于现有说明被认为对于理解和认识本发明的基本概念来讲已足够了，并且也为了不脱离或歪曲本发明的教导，因此除了图1中所示的内容外，不再说明其它的系统级细节。

在图2中，图1的数据总线仲裁电路111包括主要的仲裁输入和输出信号。输入信号包括：总线许可信号BG，该总线许可信号每隔时间N被设置使得存储控制器电路105授权访问给一系统部件以访问局部总线103；传送开始信号TS；地址确认信号AACK；传送类型信号TT，该信号可表示为多种信息传送类型中的一种，信息传送类型包括读信号，写信号，脉冲串式读信号，脉冲串式写信号，等等，但并不仅限于这些。其它的仲裁输入信号包括：地址重试信号ARTRY；传送确认信号TA；传送脉冲串式信号TBST；和硬件复位信号HRESET。数据总线仲裁电路提供数据总线许可输出信号DBG。每一个总线主控器有唯一的BR(总线请求)，BG(总线许可)，和DBG。一个设备，例如一个处理器，当需要开始数据传送时将设置一BR。地址总线仲裁器将通过以总线许可信号BG响应来授权总线，然后处理器将设置传送开始信号TS以开始传送。然后数据总线仲裁器将通过数据总线许可信号DBG来授权该数据总线。

如图3所示，数据总线仲裁电路111包括三个主要的状态机，它们是传送确认状态机301，控制状态机303和L2流式存取检测状态机305。传送确认状态机接收控制状态输入信号，该控制状态输入信号表示多个控制状态中的一种。传送确认状态机还接收输入信号TA，DBB(由控制状态机303的输出提供)，TS，TT(0.4)和TBST。传送确认状态机提供被用作控制状态机303的一个输入的输出计数状态信号

控制状态机303接收其它的输入，包括TS，BG，AACK，ARTRY，TT(0.4)和来自L2流式存取检测状态机305输出的L2流式存取检测信号LSD(0.4)。控制状态机303提供一种控制状态(0.3)输出信号，该信号被用作传送确认状态机301的输入。控制状态机303还输出DBB输出信号，其中该DBB输出信号被用作L2流式存取检测状态机305的一个输入。第三个输出信号，数据总线许可信号DBG，也是来自数据总线仲裁电路201的输出信号，由控制状态机303提供。

来自L2流式存取检测状态机305的输出信号LSD(0.4)作为一个输入被应用到控制状态机303上。L2流式存取检测状态机305接收输入信号，输入信号包括TS，TT(0.4)，TA信号，并且还包括由控制状态机303的输出所提供的DBB信号。在图4和图5中所说明的时序图，是为了阐明所示的不同系统信号间的关系，例如为了实现这里所公开的方法而指定状态机301，303和305的请求。状态机301，303和305能以不同的特定逻辑实现方式构造以实现所示系统信号间的不同时序关系。

图4中，说明了在没使用所公开的快速L2流式存取技术的系统中的不同信号。图4中的时序图提供了一个从L2高速缓冲存储器读取一个“2-高速缓冲存储器-行”(2-cache-line)时的一般情况下的时序关系的例子。在图5中，所示的信号关系对于实现用于L2高速缓冲存储器的快速L2流式存取方法是有效的。图5的时序图说明了在L2高速缓冲存储器流式存取期间从L2高速缓冲存储器读取两行高速缓冲存储器行的不同信号间的时序关系。在本例中，每一高速缓冲存储器行包括32字节且数据总线宽度为8字节。因此，从L2高速缓冲存储器传送一行数据需4个8字节的数据时钟，而传送两行就需要8个8字节的数据时钟。根据本发明，在第一个块的传送完成之前，要传送的第二个块就被寻址。

L2高速缓冲存储器电路可利用由特定处理器所支持的快速L2流式存取模式。但是，快速L2流式存取模式要求非常特殊的数据总线仲裁操作并且一般来讲难以实现。在本发明的实现中，数据总线仲裁和增强的L2流式存取逻辑被包括在一新的数据总线仲裁电路201中，其中该新的数据总线仲裁电路包括前面所述的三个功能状态机。如这里所使用的，快速L2流式存取是处理器可从L2高速缓冲存储器中检索多个高速缓冲存储器行，而不必插入任何“等待状态”的能力。例如，如果以快速连续方式从L2读取五行高速缓冲存储器行，则在没有快速L2流式存取的情况下，在每个高速缓冲存储器行被读取之前需两个时钟等待状态。在应用了快速L2流式存取的情况下，五行全可从L2高速缓冲存储器中读出，而不会引起任何等待状态的插入。这种处理一般会使得事务处理时间显著缩短。

在图4中，说明了一个没有应用高速缓冲存储器数据流式存取的典型操作。在图4和图5中，为了参考起见，时间T1-T10各自对应于时钟脉钟C1-C10的开始。起初，在T1时刻当处理器101被授权地址总线时，BG变为有效。在下一时钟脉冲T2，当TS有效时处理器开始传送。在时间T3，当L2HIT信号变为有效时判定L2中有所请求的数据。然后，数据总线仲裁器DBA 201通过使信号DBG变为有效来授权数据总线给该处理器。在时间T4，高速缓冲存储器109确认数据总线许可并在AACK和TA信号变为有效时传送数据。在现有的仲裁模式下，下一个数据块最早在时间T9当传送数据信号TA再次变为有效低电平且读取操作可能被重复时，才能开始从高速缓冲存储器中循环读出。

在图5中，说明了一个应用了高速缓冲存储器数据流式存取的典型操作。总线许可信号BG再一次变为有效，并且在时间T2当TS变为有效时该处理开始传送操作。在同一时间T2，当数据总线许可信号DBG变为有效时数据总线仲裁器把数据总线授权给处理器101。在时间T3，当L2HIT变为有效时判定L2高速缓冲存储器109中有数据。而且，传送开始被确认AACK并且当数据被传送时数据传送信号TA变为有效。需注意的是，应用这里所公开的高速缓冲存储器流式存取方法，在本例中，数据传送将保持八个时钟周期内有效，而无需其它的仲裁或访问延迟，从而优化了L2高速缓冲存储器的数据传送。在时间T4，处理器再次授权数据总线BG并在时间T5开始下一个传送TS。在时间T6，判定下一数据块也在高速缓冲存储器L2HIT中，传送开始再次被确认AACK，数据总线仲裁器201把数据总线授权给处理器101。然后，L2高速缓冲存储器109开始传送下一数据块而不必插入等待状态。

在本例中的数据总线仲裁电路还可有效地抑制系统存储控制器中的任何冲突电路，否则在控制L2高速缓冲存储器的操作中系统存储控制器可能会与本数据总线仲裁电路发生操作或功能冲突。可以通过如下方式抑制冲突，例如，通过用硬件或软件配置存储控制器105来使其数据总线仲裁器(DBA)无效，或使存储控制器的DBG信号不被连接而从增强数据总线仲裁器201中取得DBG信号。

已通过使用状态机来监控不同的总线控制信号并产生所需的数据总线许可信号DBG实现了增强的数据总线仲裁电路201。必须为系统中的每个总线主控器产生一个DBG信号。总线主控器可通过设置其总线请求信号BR来请求总线。系统处理器101可请求总线以及可回写L2高速缓冲存储器109。在对称式多处理的情况下，多个处理器(没显示出来)的任一附加处理器都可请求总线103。快速L2高速缓冲存储器流式存取只可发生在当从L2读出处理器初始化高速缓冲存储器行在另一从L2读出的处理器初始化高速缓冲存储器行之前被流水处理时。用于流水线L2读所传送的数据可在初始L2读出后不必插入任何等待状态后立刻进行。为了做到这一点，增强数据总线仲裁器201必须在第一个L2“读”的最后一个数据时钟设置处理器的数据总线许可DBG输出信号。DBG信号以这种方式被设置，即只有所有对于L2流式存取先决条件都满足了，也就是说，当读自L2的处理器初始化高速缓冲存储器行在另一读自L2的处理器初始化高速缓冲存储器行的最前面被流水处理时。的确如此，否则处理器的特定协议将被违反，而这将引起不完全的数据传输和系统中止。

图6中在步骤601，一种典型的方法通过给高速缓冲存储器流式存取标志设置一“假”标志来初始化。接下来，在步603，该处理从处理器101中寻找传送开始TS信号。然后，在步605，判定所请求的传送是否装入高速缓冲存储器109中。如果没有，则所说明的处理周期返回其开始601处以等待下一个TS信号。但是，如果在步605所请求的传送信息目前在高速缓冲存储器109中，则在步607，该处理判定用于被请求传送的最终传送确认信号TA何时产生。如在这之前所提到的，在本例中，高速缓冲存储器的每行有32字节的信息并且由于数据总线的宽度为8字节，因此从高速缓冲存储器传送存储器的一行将需4个8字节的块。当这4个数据段被传送时，在最终数据传送确认信号在步607中被发送之前，可通过在步609中检测下一个传送开始信号是否已被处理器101设置来继续执行该方法。如果下一个传送开始信号还没有被设置，则该方法继续检测最终数据传送确认信号TA。但是，在步609，如果数据从高速缓冲存储器传送期间已由处理器101设置了一流水线传送信号TS，则在步611判定该数据是否在高速缓冲存储器中，并且如果在，则高速缓冲存储器流式存取标志被设置为“真”，并且该方法返回步607以检测最终数据传送确认信号。当来自被读出的高速缓冲存储器行的4个8字节块的最后的数据已被传送了时，该处理在步615检测流式存取标志并且如果该流式存取标志已被设置，则在步617开始下一个流水线数据传送，而不引起任何来自高速缓冲存储器的顺序数据传送间的等待状态。

结合这里所公开的一种优选的实施方式描述了本发明的方法及装置。虽然在此详细地描述并显示了本发明的实施方式，但是许多其它符合本发明教导的实施方式可轻易地由熟练的技术人员构造，并且甚至于被包括在或被集成在CPU或其它系统集成电路或芯片上。相应地，本发明并不限于这里所提及的特定方式，相反，它包括在本发明实质和范围内所有选择，修改，和等价物。

Claims (9)

1.一种用于信息处理系统的仲裁电路，所述信息处理系统包括总线，所述信息处理系统还包括高速缓冲存储器和处理器，所述高速缓冲存储器和所述处理器被连接到所述总线上，所述仲裁电路包括：

连接到所述总线上的第一个电路设备，该第一个电路设备选择地用于提供表示所述信息处理系统计数状态的计数输出信号；

连接到所述总线上的第二个电路设备，该第二个电路设备选择地用于提供表示所述高速缓冲存储器流式存取状态的流式存取输出信号；及

连接到所述总线上的第三个电路设备，该第三个电路设备响应所述计数输出信号和流式存取输出信号以选择地提供数据总线许可信号，该数据总线许可信号被连接到所述高速缓冲存储器，所述高速缓冲存储器响应该数据总线许可信号以使高速缓冲存储器流式存取状态有效，所述高速缓冲存储器在所述流式存取状态中是有效的，以传送来自所述高速缓冲存储器的顺序信息而不必插入等待状态。

2.如权利要求1所述的仲裁电路，其特征在于所述第一个，第二个和第三个电路设备为状态机。

3.如权利要求1所述的仲裁电路，其特征在于所述第三个电路设备还选择性地用于提供控制状态输出信号，所述控制状态输出信号被应用于第一个电路设备的输入端。

4.如权利要求1所述的仲裁电路，其特征在于所述第三个电路设备还被选择性地用于提供总线状态输出信号，所述总线状态输出信号被应用于第二个电路设备的输入端。

5.一个信息处理系统包括：

一台处理器设备；

一种连接到所述处理器设备上的总线系统；

一种连接到所述总线系统上的高速缓冲存储器；及

一种连接到所述总线系统上的仲裁电路，所述仲裁电路还包括：

连接到所述总线上的第一个电路设备，所述第一个电路设备被选择地用于提供表示所述信息处理系统计数状态的计数输出信号；

连接到所述总线上的第二个电路设备，所述第二个电路设备被选择性地用于提供表示所述高速缓冲存储器流式存取状态的流式存取输出信号；及

连接到所述总线上的第三个电路设备，所述第三个电路设备响应所述计数输出信号和流式存取输出信号以选择地提供数据总线许可信号，所述数据总线许可信号被连接到所述高速缓冲存储器，所述高速缓冲存储器响应所述数据总线许可信号以使高速缓冲存储器流式存取状态有效，所述高速缓冲存储器在流式存取状态中是有效的，以传送来自高速缓冲存储器的顺序信息而不必插入等待状态。

6.如权利要求5所述的仲裁电路，其特征在于上述第一个，第二个和第三个电路设备均为状态机。

7.如权利要求5所述的仲裁电路，其特征在于所述第三个电路设备还被选择性地用于提供控制状态输出信号，所述控制状态输出信号被应用于第一个电路设备的输入端。

8.如权利要求5所述的仲裁电路，其特征在于所述第三个电路设备还被选择性地用于提供总线状态输出信号，所述总线状态输出信号被应用于第二个电路设备的输入端。

9.一种方法包括：

完成从高速缓冲存储器到数据请求设备的第一个数据块的第一次传送以响应第一个数据请求；

判定紧接着所述第一个数据请求的所述请求设备的第二个数据请求所请求的第二数据块是否在所述高速缓冲存储器中；

完成从所述高速缓冲存储器到所述数据请求设备的第二个数据块的第二次传送以响应数据的第二个请求；及

定时第二个数据块的第二次传送以使之接着所述第一个数据块的所述第一次传送开始进行而不引起所述第一次和所述第二次传送间的任何等待状态。

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