CN118511436A - 动态栅极过驱动升压接收器 - Google Patents

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CN118511436A CN202280087095.8A CN202280087095A CN118511436A CN 118511436 A CN118511436 A CN 118511436A CN 202280087095 A CN202280087095 A CN 202280087095A CN 118511436 A CN118511436 A CN 118511436A
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Abstract

在某些方面，接收电路(305)包括分路器(120)、第一接收器(130)、第二接收器(150)和升压电路(310)。该分路器被配置为接收输入信号(122)，将该输入信号分路成第一信号(124)和第二信号(126)，将该第一信号输出到该第一接收器，并且将该第二信号输出到该第二接收器。在某些方面，该输入信号的电压摆动在该第一信号与该第二信号之间分摊。该升压电路可被配置为使该第二接收器的供电电压(vss_out)移位以在该输入信号的转变(例如，从低到高的转变)期间升高该第二接收器中的晶体管(162)的栅极过驱动电压。在某些方面，该升压电路基于该第一信号和该第二信号来控制该栅极过驱动升压。

Description

动态栅极过驱动升压接收器
相关申请的交叉引用
本申请要求2022年1月31日在美国专利及商标局提交的非临时专利申请序列第17/649,526号的优先权和权益，该非临时申请的内容如同整体在下文全面阐述那样且出于所有适用目的并入本文。
背景
技术领域
本公开的方面整体涉及接收器，并且更具体地，涉及具有栅极过驱动升压的接收器。
背景技术
芯片可包括用于经由链路从片外设备接收输入信号的接收器。在一些情况下，输入信号的电压摆动超过接收器中的晶体管的额定电压。这可能导致接收器中的晶体管损坏。为了防止对晶体管的过电压损坏，已经开发了分路式接收器。分路式接收器可包括第一接收器和第二接收器。为了防止过电压损坏，分路式接收器将输入信号的电压摆动在第一接收器与第二接收器之间分摊，这减小第一接收器和第二接收器中的每一者中的晶体管上的电压应力。
发明内容
以下内容呈现了对一个或多个具体实施的简要概括，以便提供对此类具体实施的基本的理解。该概括不是对全部预期具体实施的详尽概述，并且不旨在于标识全部具体实施的关键或重要元素，也不旨在于描绘任何或全部具体实施的范围。其唯一的目的是以简化的形式呈现一个或多个具体实施的一些概念，作为随后呈现的更详细的描述的序言。
第一方面涉及接收电路。该接收电路包括具有第一输出和第二输出的分路器，其中该分路器被配置为：接收输入信号，将该输入信号分路成第一信号和第二信号，在第一输出处输出第一信号，以及在第二输出处输出第二信号。该接收电路还包括：具有输入和输出的第一接收器，其中第一接收器的输入耦合到分路器的第一输出；和具有输入和输出的第二接收器，其中第二接收器的输入耦合到分路器的第二输出。该接收电路还包括具有第一输入、第二输入和输出的第一升压电路，其中第一升压电路的第一输入耦合到第一接收器的输入，第一升压电路的第二输入耦合到第二接收器的输入，并且第一升压电路的输出耦合到第二接收器的供电端子。
第二方面涉及接收电路。该接收电路包括具有第一输出和第二输出的分路器，其中该分路器被配置为：接收输入信号，将该输入信号分路成第一信号和第二信号，在第一输出处输出第一信号，以及在第二输出处输出第二信号。该接收电路还包括：具有输入和输出的第一接收器，其中第一接收器的输入耦合到分路器的第一输出；和具有输入和输出的第二接收器，其中第二接收器的输入耦合到分路器的第二输出。该接收电路也包括具有第一输入、第二输入和输出的第一升压电路，其中第一升压电路的第一输入耦合到第一接收器的输入，第一升压电路的第二输入耦合到第二接收器的输入，并且第一升压电路的输出耦合到第二接收器的供电端子。该接收电路还包括具有第一输入、第二输入和输出的第二升压电路，其中第二升压电路的第一输入耦合到第一接收器的输入，第二升压电路的第二输入耦合到第二接收器的输入，并且第二升压电路的输出耦合到第一接收器的供电端子。
第三方面涉及一种接收输入信号的方法。该方法包括：将输入信号分路成第一信号和第二信号；将第一信号输入到第一接收器；将第二信号输入到第二接收器；以及基于第一信号和第二信号来使第二接收器的供电电压移位。
附图说明
图1示出了根据本公开的某些方面的分路式接收器的示例。
图2示出了根据本公开的某些方面的分路式接收器中的电压波形的示例。
图3示出了根据本公开的某些方面的具有栅极过驱动升压的分路式接收器的示例。
图4示出了根据本公开的某些方面的图3分路式接收器中的电压波形的示例。
图5示出了根据本公开的某些方面的第一升压电路的示例性具体实施。
图6示出了根据本公开的某些方面的第一电压电路的示例性具体实施。
图7示出了根据本公开的某些方面的第一控制电路的示例性具体实施。
图8示出了根据本公开的某些方面的第二升压电路的示例性具体实施。
图9示出了根据本公开的某些方面的第二电压电路的示例性具体实施。
图10示出了根据本公开的某些方面的包括第一逻辑判定电路和第二逻辑判定电路的分路式接收器的示例。
图11是例示根据本公开的某些方面的接收输入信号的方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可以实践本文中所描述的概念的仅有配置。为了提供对各种概念的全面理解，具体实施方式包括具体细节。然而，对于本领域的技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免对此类概念造成模糊，公知的结构和组件是以框图形式示出的。
芯片可包括用于经由链路从片外设备接收输入信号的接收器。该接收器的输入可经由芯片上的输入/输出(I/O)焊盘耦合到链路。在一些情况下，输入信号的电压摆动(例如，1.8V)超过接收器中的晶体管的额定电压(例如，1.2V)。晶体管的额定电压是晶体管被设计成在两个端子(例如，栅极到源极)之间容许的最大电压。当晶体管两端的电压超过晶体管的额定电压时，晶体管可能被损坏(例如，遭受栅极氧化物击穿)。如本文所用，信号的“电压摆动”是信号的最大电压与信号的最小电压之间的差。
在某些方面，接收器可包括额定电压低于由该接收器接收的输入信号的电压摆动的晶体管。为了防止输入信号引起晶体管损坏，已经开发了分路式接收器设计。就这一点而言，图1示出分路式接收器110的示例，该分路式接收器被配置为接收高电压输入信号而不损坏分路式接收器110中的晶体管。
在图1的示例中，分路式接收器110包括分路器120、第一接收器130、第二接收器150和逻辑判定电路170。分路器120具有输入122、第一输出124和第二输出126。分路器120的输入122耦合到I/O焊盘112以接收输入信号(标记为“PADSIG”)。该输入信号可从经由链路(未示出)耦合到I/O焊盘112的芯片外设备(未示出)发送。
分路器120被配置为将该输入信号分路成第一信号(标记为“SIG_LV”)和第二信号(标记为“SIG_HV”)。第一信号在第一输出124处输出，并且第二信号在第二输出126处输出。在某些方面，该输入信号具有第一电压摆动(例如，1.8V)，第一信号具有第二电压摆动(例如，0.9V)，并且第二信号具有第三电压摆动(例如，0.9V)，其中第二电压摆动和第三电压摆动中的每一者小于第一电压摆动。因此，在该示例中，分路器120将输入信号的电压摆动在第一信号与第二信号之间分摊。如下文进一步论述，第一信号和第二信号的较低电压摆动为第一接收器130和第二接收器150中的晶体管提供过电压保护。
图2示出了输入信号(标记为“PADSIG”)、第一信号(标记为“SIG_LV”)和第二信号(标记为“SIG_HV”)的示例性电压波形。在该示例中，输入信号具有1.8V的电压摆动，第一信号具有0V至0.9V之间的电压，并且第二信号具有0.9V至1.8V之间的电压。然而，应当理解，本公开不限于该示例。
如图2中的示例中所示，第一信号包括输入信号的介于0V与0.9V之间的部分，并且第二信号包括输入信号的介于0.9V与1.8V之间的部分。另外，当输入信号的电压高于0.9V时，第一信号的电压为0.9V，并且当输入信号的电压低于0.9V时，第二信号的电压为0.9V。换句话说，第一信号切掉输入信号的高于0.9V的部分，而第二信号切掉输入信号的低于0.9V的部分。在该示例中，第一信号的电压摆动为0.9V并且第二信号的电压摆动为0.9V(即，1.8V-0.9V)。假设分路式接收器110中的晶体管的额定电压(例如，1.2V)高于0.9V，那么第一信号和第二信号中的每一者的电压摆动低于分路式接收器110中的晶体管的额定电压，这保护晶体管免受过电压损坏。同样如图2所示，第二信号SIG_HV的电压高于第一信号SIG_LV的电压。
返回图1，第一接收器130具有输入132和输出134。第一接收器130的输入132耦合到分路器120的第一输出124以接收第一信号SIG_LV。在该示例中，第一接收器130包括反相器，该反相器包括第一晶体管142和第二晶体管144。在图1中的示例中，第一晶体管142用p型场效应晶体管(PFET)来实现，并且第二晶体管144用n型场效应晶体管(NFET)来实现。反相器耦合在上轨136和下轨138之间。下轨138提供供电电压vssx，并且上轨136提供供电电压vddix。在一个示例中，供电电压vssx为0V(例如，下轨138接地)，并且供电电压vddix为0.9V。因此，在该示例中，第一接收器130的输出134在0V和0.9V之间摆动。
第二接收器150具有输入152和输出154。第二接收器150的输入152耦合到分路器120的第二输出126以接收第二信号SIG_HV。在该示例中，第二接收器150包括反相器，该反相器包括第一晶体管162和第二晶体管164。在图1中的示例中，第一晶体管162用NFET来实现，并且第二晶体管164用PFET来实现。反相器耦合在上轨156和下轨158之间。下轨158提供供电电压vssix，并且上轨156提供供电电压vddpx。在一个示例中，供电电压vssix为0.9V并且供电电压vddpx为1.8V。因此，在该示例中，第二接收器150的输出154在0.9V和1.8V之间摆动。在某些方面，供电电压vssix和vddix近似相等(例如，0.9V)。
逻辑判定电路170具有第一输入172、第二输入174和输出176。逻辑判定电路170的第一输入172耦合到第一接收器130的输出134，逻辑判定电路170的第二输入174耦合到第二接收器150的输出154，并且逻辑判定电路170的输出176提供分路式接收器110的输出(标记为“RX_OUT”)。在某些方面，逻辑判定电路170被配置为基于第一接收器130的输出134和第二接收器150的输出154两者来输出逻辑1或逻辑0。
在某些方面，逻辑判定电路170被配置为在第一接收器130的输出134和第二接收器150的输出154两者均为低时输出第一逻辑值。在上文所论述的示例中，第一接收器130具有0V的低输出电压并且第二接收器150具有0.9V的低输出电压。逻辑判定电路170被配置为在第一接收器130的输出134和第二接收器150的输出154两者均为高时输出第二逻辑值。在上文所论述的示例中，第一接收器130具有0.9V的高输出电压并且第二接收器150具有1.8V的高输出电压。第一逻辑值可为0并且第二逻辑值可为1，或反之亦然。在某些方面，逻辑判定电路170的输出176可具有低电压vssx(例如，0V)和高电压vddix(例如，0.9V)。然而，应当理解，逻辑判定电路170不限于该示例。例如，在其他方面，逻辑判定电路170的输出176可具有低电压vssix(例如，0.9V)和高电压vddpx(例如，1.8V)。还应当理解，逻辑判定电路170可经由图1中未示出的一或多个附加组件(例如，一或多个缓冲器、一或多个电压电平移位器等)耦合到第一接收器130和第二接收器150的输出134和154。
现在将根据某些方面描述分路式接收器110的示例性操作。当输入信号从低转变到高210(例如，从0V转变到1.8V)时，第一接收器130的输出134从高切换到低，因为在该示例中第一接收器130包括反相器。然后，当输入信号的电压达到输入高电压(VIH)时，第二接收器150的输出154从高切换到低；图2中示出了该输入信号电压的示例。在该示例中，VIH为第二接收器150的输出154从高切换到低时的输入电压，这使得逻辑判定电路170切换到上文所论述的第一逻辑值。VIH还可被称为切换电压或切换点，因为VIH是第二接收器150的输出154切换逻辑状态时的输入电压。
在图1的示例中，VIH等于供电电压vssix(例如，0.9V)与第一晶体管162的阈值电压之和。这是因为当输入电压等于供电电压vssix与第一晶体管162的阈值电压之和时，第一晶体管162接通。第一晶体管162的接通使第二接收器150的输出154切换为低。在该示例中，第二接收器150的低输出电压为vssix(例如，0.9V)。
第一晶体管162的阈值电压可由于工艺、电压和温度(PVT)变化而随最坏情况阈值电压vthn_worst变化。在该示例中，分路式接收器110的最坏情况VIH等于vssix+vthn_worst。问题是最坏情况VIH可能超过标准(例如，JEDEC标准)所指定的最大允许VIH，这使得分路式接收器110不适合旨在遵守该标准的系统。例如，对于0.4V的最坏情况阈值电压，最坏情况VIH可为1.3V(即，0.9V+0.4V)，该值超过由JEDEC标准针对1.8V的输入电压摆动指定的1.17V的最大允许VIH。当输入信号从高转变到低220(例如，从1.8V转变到0V)时，也可出现类似的不合规问题，如下文进一步论述。
当输入信号从高转变到低220时，第二接收器150的输出154从低切换到高，因为在该示例中第二接收器150包括反相器。然后，当输入信号的电压下降到输入低电压(VIL)时，第一接收器130的输出134从低切换到高；图2中示出了该输入信号电压的示例。在该示例中，VIL为第一接收器130的输出134从低切换到高时的输入电压，这使得逻辑判定电路170切换到上文所论述的第二逻辑值。
在图1的示例中，VIL等于供电电压vddix(例如，0.9V)减去第一晶体管142的阈值电压。这是因为当输入电压等于供电电压vddix减去第一晶体管142的阈值电压时，第一晶体管142接通。第一晶体管142的接通使第一接收器130的输出134切换为高。在该示例中，第一接收器130的高输出电压为vddix(例如，0.9V)。
第一晶体管142的阈值电压可由于工艺、电压和温度(PVT)变化而随最坏情况阈值电压vthp_worst变化。在该示例中，分路式接收器110的最坏情况VIL等于vddix-vthp_worst。问题是最坏情况VIL可能低于标准(例如，JEDEC标准)所指定的最小允许VIL，这使得分路式接收器110不适合旨在遵守该标准的系统。例如，对于0.4V的最坏情况阈值电压，最坏情况VIL可为0.5V(即，0.9V-0.4V)，该值低于由JEDEC标准针对1.8V的输入电压摆动指定的0.63V的最小允许VIL。
因此，图1中例示的分路式接收器110通过将输入信号的电压摆动在第一接收器130与第二接收器150之间分摊来防止分路式接收器110中的晶体管(例如，晶体管142、144、162和164)的过电压损坏。然而，分路式接收器110可能违反标准(例如，JEDEC标准)所指定的最大允许VIH和/或最小允许VIL，这使得分路式接收器110不适合旨在遵循该标准的系统。
为了解决此问题，本公开的方面提供具有动态栅极过驱动升压以动态地移位VIH和/或VIL(例如，以符合标准)的分路式接收器。在某些方面，当输入信号从低转变到高时，第二接收器150中的晶体管的栅极过驱动电压临时升高(即，增大)。栅极过驱动升压在转变期间降低VIH，使得VIH低于标准所指定的最大允许VIH，因此符合该标准。在某些方面，使用第一信号(“SIG_LV”)和第二信号(“SIG_HV”)来控制第二接收器150中的晶体管的栅极过驱动升压，与使用逻辑判定电路170的输出来控制栅极过驱动升压相比，这允许分路式接收器以较高频率和较低功率消耗操作，如下文进一步论述。由于不使用来自逻辑判定电路170的输出的反馈来控制栅极过驱动升压，因此消除了由反馈回路引起的潜在不稳定性和/或振荡。
在某些方面，当输入信号从高转变到低时，第一接收器130中的晶体管的栅极过驱动电压临时升高(即，增大)。栅极过驱动电压升高在转变期间增大VIL，使得VIL高于标准所指定的最小允许VIL，因此符合该标准。在某些方面，使用第一信号SIG_LV和第二信号SIG_HV来控制第一接收器130中的晶体管的栅极过驱动升压，与使用逻辑判定电路170的输出来控制栅极过驱动升压相比，这允许分路式接收器以较高频率和较低功率消耗操作，如下文进一步论述。由于不使用来自逻辑判定电路170的输出的反馈来控制栅极过驱动升压，因此消除了由反馈回路引起的潜在不稳定性和/或振荡。下面进一步详细论述本公开的上述方面和其他方面。
图3示出了根据本公开的某些方面的具有栅极过驱动升压的示例性分路式接收器305。分路式接收器305包括如上所论述的分路器120、第一接收器130、第二接收器150和逻辑判定电路170。为了简洁起见，这里不重复描述分路器120、第一接收器130、第二接收器150和逻辑判定电路170。分路式接收器305还包括第一升压电路310和第二升压电路320。
第一升压电路310具有第一输入312、第二输入314和输出316。第一输入312耦合到第一接收器130的输入132，并且第二输入314耦合到第二接收器150的输入152。因此，第一输入312接收第一信号SIG_LV，并且第二输入314接收第二信号SIG_HV。输出316耦合到第二接收器150的供电端子318。在图3中的示例中，供电端子318耦合到第二接收器150中的第一晶体管162的源极。如下文进一步论述，第一升压电路310的输出316将供电电压vss_out提供到第二接收器150的供电端子318。因此，在该示例中，第一晶体管162的源极耦合到第一升压电路310的输出316而不是图1中所示的下轨158。
在某些方面，第一升压电路310被配置为在输入信号从低转变到高时基于第一信号SIG_LV和第二信号SIG_HV来升高(即，增大)第二接收器150中的第一晶体管162的栅极过驱动电压。在这些方面，第一晶体管162的栅极过驱动电压对应于第一晶体管162的栅极到源极电压。第一晶体管162的栅极到源极电压越大，栅极过驱动电压就越大。
在某些方面，第一升压电路310通过使供电电压vss_out移位(即，改变或修改)来升高第二接收器150中的第一晶体管162的栅极过驱动电压。在一个示例中，第一升压电路310可被配置为在栅极过驱动电压未升高时将供电电压vss_out设定为电压vssix(例如，0.9V)，并且使供电电压vss_out向下移位到电压vssix-Δvss以升高栅极过驱动电压(即，使供电电压vss_out降低Δvss)。通过将供电电压vss_out向下移位，第一升压电路310降低第一晶体管162的源极电压，这增大(即，升高)第二接收器150中的第一晶体管162的栅极过驱动电压。该栅极过驱动升压使VIH向下移位，这有助于VIH满足标准所指定的最大允许VIH。
现在将参考图4根据某些方面来描述第一升压电路310的示例性操作。
图4示出了输入电压(标记为“PADSIG”)、第一信号SIG_LV、第二信号SIG_HV和供电电压vss_out的示例。图4示出了输入信号从低到高的转变410的示例。在图4的示例中，输入信号具有低电压vssx(例如，0V)和高电压vddpx(例如，1.8V)。输入信号从低到高的转变410使得第一信号SIG_LV从低转变到高，并且使得第二信号SIG_HV从低转变到高。在图4的示例中，第一信号SIG_LV具有低电压vssx(例如，0V)和高电压vddix(例如，0.9V)，并且第二信号SIG_HV具有低电压vssix(例如，0.9V)和高电压vddpx(例如，1.8V)。
在输入信号从低到高的转变期间，第一升压电路310监测第一信号SIG_LV的电压和第二信号SIG_HV的电压。当第一信号SIG_LV的电压越过第一电压阈值(标记为“Th_start_VIH”)时，第一升压电路310开始升高第二接收器150中的第一晶体管162的栅极过驱动。如图4所示，第一升压电路310通过使供电电压vss_out向下移位(即，改变或修改)Δvss来开始栅极过驱动升压。这使VIH向下移位Δvss，这有助于VIH满足标准所指定的最大允许VIH(标记为“VIH_max”)。
当第二信号SIG_HV的电压越过第二电压阈值(标记为“Th_end_VIH”)时，第一升压电路310结束(即，停止)升高第二接收器150中的第一晶体管162的栅极过驱动电压。如图4所示，第一升压电路310通过使供电电压vss_out返回到vssix来结束栅极过驱动升压。
在某些方面，将第一阈值Th_start_VIH设定为低于最大允许VIH的电压，并且将第二阈值Th_end_VIH设定为高于无栅极过驱动升压的VIH(即，未移位的VIH)的电压。这有助于确保第一升压电路310在需要降低VIH以满足最大允许VIH时升高栅极过驱动电压。
第一升压电路310基于第一信号SIG_LV(该信号被输入到第一接收器130)和第二信号SIG_HV(该信号被输入到第二接收器150)来控制第二接收器150中的第一晶体管162的栅极过驱动升压。因此，第一升压电路310基于第一接收器130和第二接收器150的输入信号(即，第一信号SIG_LV和第二信号SIG_HV)来控制栅极过驱动升压。与使用第一接收器130的输出134和/或逻辑判定电路170的输出176来控制栅极过驱动升压相比，这样做允许第一升压电路310响应于第一接收器130和第二接收器150的输入信号的电压变化而更快地控制栅极过驱动升压。较快的栅极过驱动电压控制允许分路式接收器305以较快的操作频率操作(例如，针对较高的数据速率)。另外，使用第一接收器130和第二接收器150的输入信号代替逻辑判定电路170的输出176来控制栅极过驱动升压有助于避免可能在将逻辑判定电路170的输出反馈到第一升压电路310时出现的潜在反馈稳定性和/或振荡问题。此外，由于第一升压电路310通过相应地设置第一阈值Th_start_VIH和第二阈值Th_end_VIH来提供对栅极过驱动电压升高的时间量的完全控制，所以由第一升压电路310消耗的DC电流可减小。
第二升压电路320具有第一输入322、第二输入324和输出326。第一输入322耦合到第一接收器130的输入132，并且第二输入324耦合到第二接收器150的输入152。因此，第一输入322接收第一信号SIG_LV，并且第二输入324接收第二信号SIG_HV。输出326耦合到第一接收器130的供电端子328。在图3中的示例中，供电端子328耦合到第一接收器130中的第一晶体管142的源极。如下文进一步论述，第二升压电路320的输出326将供电电压vdd_out提供到第一接收器130的供电端子328。因此，在该示例中，第一晶体管142的源极耦合到第二升压电路320的输出326而不是图1中所示的上轨136。
在某些方面，第二升压电路320被配置为在输入信号从高转变到低时基于第一信号SIG_LV和第二信号SIG_HV来升高(即，增大)第一接收器130中的第一晶体管142的栅极过驱动电压。在这些方面，第一晶体管142的栅极过驱动电压对应于第一晶体管142的源极到栅极电压。第一晶体管142的源极到栅极电压越大，栅极过驱动电压就越大。
在某些方面，第二升压电路320通过使供电电压vdd_out移位(即，改变或修改)来升高第一晶体管142的栅极过驱动电压。在一个示例中，第二升压电路320可被配置为在栅极过驱动电压未升高时将供电电压vdd_out设定为电压vddix(例如，0.9V)，并且使供电电压vdd_out向上移位到电压vddix+Δvdd以升高栅极过驱动电压(即，使供电电压vdd_out升高Δvdd)。通过将供电电压vdd_out向上移位，第二升压电路320升高第一晶体管142的源极电压，这增大(即，升高)第一晶体管142的栅极过驱动电压。该栅极过驱动升压使VIL向上移位，这有助于VIL满足标准所指定的最小允许VIL。
现在将参考图4根据某些方面来描述第二升压电路320的示例性操作。图4示出了输入信号从高到低的转变420的示例。输入信号从高到低的转变420使得第二信号SIG_HV从高转变到低，并且使得第一信号SIG_LV从高转变到低。
在输入信号从高到低的转变期间，第二升压电路320监测第一信号SIG_LV的电压和第二信号SIG_HV的电压。当第二信号SIG_HV的电压越过第一电压阈值(标记为“Th_start_VIL”)时，第二升压电路320开始升高第一接收器130中的第一晶体管142的栅极过驱动。如图4所示，第二升压电路320通过使供电电压vdd_out向上移位(即，改变或修改)Δvdd来开始栅极过驱动升压。这使VIL向上移位Δvdd，这有助于VIL满足标准所指定的最小允许VIL(标记为“VIL_min”)。
当第一信号SIG_LV的电压越过第二电压阈值(标记为“Th_end_VIL”)时，第二升压电路320结束(即，停止)升高第一接收器130中的第一晶体管142的栅极过驱动电压。如图4所示，第二升压电路320通过使供电电压vdd_out返回到vddix来结束栅极过驱动升压。
在某些方面，将第一阈值Th_start_VIL设定为高于最小允许VIL的电压，并且将第二阈值Th_end_VIL设定为低于无栅极过驱动升压的VIL(即，未移位的VIL)的电压。这有助于确保第二升压电路320在需要升高VIL以满足最小允许VIL时升高栅极过驱动电压。
第二升压电路320基于第一信号SIG_LV(该信号被输入到第一接收器130)和第二信号SIG_HV(该信号被输入到第二接收器150)来控制第一接收器130中的第一晶体管142的栅极过驱动升压。因此，第二升压电路320基于第一接收器130和第二接收器150的输入信号(即，第一信号SIG_LV和第二信号SIG_HV)来控制栅极过驱动升压。这允许第二升压电路320响应于到第一接收器130和第二接收器150的输入信号的电压变化而快速地控制栅极过驱动电压，从而允许分路式接收器305在较快操作频率下操作(例如，针对较高的数据速率)。
图5示出了根据某些方面的第一升压电路310的示例性具体实施。在该示例中，第一升压电路310包括第一控制电路510和第一电压电路520。第一控制电路510具有第一输入512、第二输入514和输出516。第一控制电路510的第一输入512耦合到第一输入312以接收第一信号SIG_LV，并且第一控制电路510的第二输入514耦合到第二输入314以接收第二信号SIG_HV。
第一电压电路520具有耦合到第一控制电路510的输出516的控制输入522，和耦合到第二接收器150的供电端子318的输出524。第一电压电路520被配置为在输出524处输出供电电压vss_out。在某些方面，第一电压电路520被配置为在控制输入522处从第一控制电路510接收移位控制信号。当该移位控制信号被禁用时，第一电压电路520被配置为将供电电压vss_out设定为电压vssix(例如，0.9V)。当该移位控制电路被启用时，第一电压电路520被配置为使供电电压vss_out向下移位Δvss的电压移位。在这种情况下，供电电压vss_out等于vssix-Δvss。如上文所论述，使供电电压vss_out向下移位会升高第二接收器150中的第一晶体管162的栅极过驱动电压。
在一个示例中，该移位控制信号可在被禁用时具有第一逻辑值并且在被启用时具有第二逻辑值。第一逻辑值可以为0，并且第二逻辑值可以为1，或反之亦然。在该示例中，第一电压电路520被配置为在移位控制具有第一逻辑值时将供电电压vss_out设定为vssix，并且在移位控制信号具有第二逻辑值时使供电电压vss_out向下移位Δvss。然而，应当理解，本公开并不限于此示例。
当输入信号从低转变为高时，第一控制电路510可使得第一电压电路520在第一信号SIG_LV越过第一阈值Th_start_VIH的时间与第二信号SIG_HV越过第二阈值Th_end_VIH的时间之间使供电电压vss_out向下移位Δvss(例如，启用移位控制信号)。在该示例中，当第一信号SIG_LV越过第一阈值Th_start_VIH时，第一控制电路510开始栅极过驱动升压(例如，启用移位控制信号)，并且当第二信号SIG_HV越过第二阈值Th_end_VIH时，结束栅极过驱动升压(例如，禁用移位控制信号)。在输入信号从低到高的转变期间，第一控制电路510可使得第一电压电路520在第一信号SIG_LV达到第一阈值Th_start_VIH之前并且在第二信号SIG_HV上升到第二阈值TH_end_VIH以上之后将供电电压vss_out设定为vssix(例如，禁用移位控制信号)。当输入信号不转变或当输入信号从高转变到低时，第一控制电路510可使得第一电压电路520将供电电压vss_out设定为vssix(例如，禁用移位控制信号)。
图6示出了根据某些方面的第一电压电路520的示例性具体实施。在该示例中，第一电压电路520包括第一晶体管610、第二晶体管620、第三晶体管630和电阻器640。在图6的示例中，第一晶体管610用PFET来实现，并且第二晶体管620和第三晶体管630中的每一者用相应的NFET来实现。第一晶体管610的源极耦合到输出524，第一晶体管610的栅极耦合到第一控制电路510的输出516，并且第一晶体管610的漏极耦合到电压vssix(例如，0.9V)。第二晶体管620的源极耦合到电压vssx(例如，0V)，并且第二晶体管620的栅极耦合到第一控制电路510的输出516。第三晶体管630的漏极耦合到电压vddpx(例如，1.8V)，并且第三晶体管630的栅极由电压vssix偏置。电阻器640耦合在第三晶体管630的源极与第二晶体管620的漏极之间。另外，输出524耦合到位于第三晶体管630的源极与电阻器640之间的节点635。
在该示例中，第一控制电路510通过接通第一晶体管610并且关断第二晶体管620而将供电电压vss_out设定为vssix。例如，第一控制电路510可将移位控制信号设定为低(例如，vssx)以接通第一晶体管610，因为在该示例中第一晶体管610是用PFET来实现的。在该示例中，第一控制电路510输出逻辑0以禁用移位控制信号(例如，上文所论述的第一逻辑值为0)。在这种情况下，第一晶体管610将第一电压电路520的输出524通过第一晶体管610耦合到电压vssix。
第一控制电路510通过接通第二晶体管620并关断第一晶体管610来使得第一电压电路520将电源电压vss_out向下移位。例如，第一控制电路510可将移位控制信号设定为高(例如，vddix)以接通第二晶体管620，因为在该示例中第二晶体管620是用NFET来实现的。在该示例中，第一控制电路510输出逻辑1以启用移位控制信号(例如，上文所论述的第二逻辑值为1)。当第二晶体管620接通时，第二晶体管620通过电阻器640将供电电压vss_out拉到电压vssix以下，这使供电电压vss_out向下移位。电压移位Δvss取决于电阻器640两端的电压降，该电压降又取决于电阻器640的电阻。因此，可例如通过相应地选择电阻器640的电阻来将电压移位Δvss设定为期望的值。
图7示出了根据本公开的某些方面的第一控制电路510的示例性具体实施。在该示例中，第一控制电路510包括第一反相逻辑710、第二反相逻辑730、同相逻辑720、逻辑电路740和“或非”门750。
第一反相逻辑710具有输入712和输出714。输入712耦合到第一控制电路510的第一输入512，并且因此接收第一信号SIG_LV。第一反相逻辑710耦合在供电电压vddix与vssx之间。因此，输出714以低电压vssx和高电压vddix在vssx和vddix之间摆动。第一反相逻辑710可用反相器来实现。在操作中，第一反相逻辑710被配置为在输入712处的第一信号SIG_LV的电压上升到第一反相逻辑710的触发电压以上时将输出714从高切换到低。对于第一反相逻辑710用包括PFET和NFET的互补反相器来实现的示例，可例如通过设定第一反相逻辑710的P/N比率来设定触发电压，其中P为PFET的沟道宽度并且N为NFET的沟道宽度。
第二反相逻辑730具有输入732和输出734。输入732耦合到第一控制电路510的第一输入512，并且因此接收第一信号SIG_LV。第二反相逻辑730耦合在供电电压vddix与vssx之间。因此，输出734以低电压vssx和高电压vddix在vssx和vddix之间摆动。第二反相逻辑730可用反相器(例如，包括PFET和NFET的互补反相器)来实现。在操作中，第二反相逻辑730被配置为在输入732处的第一信号SIG_LV的电压上升到第二反相逻辑730的触发电压以上时将输出734从高切换到低。在某些方面，第一反相逻辑710和第二反相逻辑730可具有相同或基本上相同的结构和/或近似相同的触发电压。
同相逻辑720具有输入722和输出724。输入722耦合到第一控制电路510的第二输入514，并且因此接收第二信号SIG_HV。同相逻辑720耦合在供电电压vddpx与vssix之间。因此，输出724以低电压vssix和高电压vddpx在vssix和vddpx之间摆动。在操作中，同相逻辑720被配置为在输入722处的第二信号SIG_LV的电压上升到同相逻辑720的触发电压以上时将输出724从低切换到高。
逻辑电路740具有第一输入742、第二输入744和输出746。第一输入742耦合到第一反相逻辑710的输出714，并且第二输入744耦合到同相逻辑720的输出724。在该示例中，第一输入742在vssx和vddix之间摆动，因为第一反相逻辑710的输出714在vssx和vddix之间摆动，并且第二输入744在vssix和vddpx之间摆动，因为同相逻辑720的输出724在vssix和vddpx之间摆动。逻辑电路740的输出746在vssx和vddix之间摆动。逻辑电路740被配置为执行逻辑操作以生成“或非”门750的输入信号中的一个，如下文进一步论述。逻辑电路740还可执行电压电平移位以使来自同相逻辑720的输出724的电压从vssix与vddpx之间移位到vssx与vddix之间。
“或非”门750具有第一输入752、第二输入754和输出756。第一输入752耦合到逻辑电路740的输出746，并且第二输入754耦合到第二反相逻辑730的输出734。输出756耦合到第一控制电路510的输出516，并且因此提供第一控制电路510的移位控制信号。“或非”门750耦合在供电电压vssx和vddix之间，因此“或非”门750的输出756以低电压vssx和高电压vddix在vssx和vddix之间摆动。在图7中的示例中，“或非”门750的输出756耦合到第一电压电路520的第一晶体管610和第二晶体管620的栅极。
当输入信号为低时，第一反相逻辑710的输出714和第二反相逻辑730的输出734均为高，并且同相逻辑720的输出724为低。逻辑电路740可被配置为在第一反相逻辑710的输出714为高并且同相逻辑720的输出724为低时使输出746为高(即，逻辑1)。在这种情况下，“或非”门750的输出756为低，该“或非”门接通第一晶体管610并且关断第二晶体管620。
当输入信号从低转变到高时，第一反相逻辑710的输出714在第一信号SIG_LV越过第一反相逻辑710的触发电压时从高转变到低，并且第二反相逻辑730的输出734在第一信号SIG_LV越过第二反相逻辑730的触发电压时从高转变到低。逻辑电路740可被配置为在第一反相逻辑710的输出714从高转变到低并且同相逻辑720的输出724为低时使输出为低(即，逻辑0)。在这种情况下，“或非”门750的输入752和输入754两者变为低(即，逻辑0)，这使得“或非”门750的输出756从低转变到高。因此，“或非”门750接通第二晶体管620并且关断第一晶体管610，这开始第二接收器150中的第一晶体管162的栅极过驱动升压。因此，栅极过驱动升压在第一信号SIG_LV越过第一反相逻辑710和第二反相逻辑730的触发电压时开始。假设第一反相逻辑710和第二反相逻辑730具有近似相同的触发电压，则第一反相逻辑710和第二反相逻辑730的触发电压设定上面参考图4讨论的第一阈值Th_start_VIH。
随着输入信号的电压在从低到高的转变期间继续上升，第二信号SIG_HV最终越过同相逻辑720的触发电压，使得同相逻辑720的输出724从低转变到高。逻辑电路740可被配置为在第一反相逻辑710的输出714为低并且同相逻辑720的输出724从低转变到高时使输出746为高(即，逻辑1)。在这种情况下，“或非”门750的第一输入752变为高，这使得“或非”门750的输出756从高转变到低。因此，“或非”门750关断第二晶体管620并且接通第一晶体管610，这结束第二接收器150中的第一晶体管162的栅极过驱动升压。因此，栅极过驱动升压在第二信号SIG_LH越过同相逻辑720的触发电压时结束。在该示例中，同相逻辑720的触发电压设定第二阈值Th_end_VIH。需注意，在该示例中，同相逻辑720的触发电压在vssix与vddpx之间，因为同相逻辑720耦合在vssix与vddpx之间。
应当理解，第一控制电路510不限于图7所示的示例，并且第一控制电路510可使用逻辑电路的各种组合来实现以执行以上参考图4讨论的功能。换句话说，图7示出了可实现第一控制电路510的许多不同方式的一个示例。
图8示出了根据某些方面的第二升压电路320的示例性具体实施。在该示例中，第二升压电路320包括第二控制电路810和第二电压电路820。第二控制电路810具有第一输入812、第二输入814和输出816。第二控制电路810的第一输入812耦合到第一输入322以接收第一信号SIG_LV，并且第二控制电路810的第二输入814耦合到第二输入324以接收第二信号SIG_HV。
第二电压电路820具有耦合到第二控制电路810的输出816的控制输入822，和耦合到第一接收器130的供电端子328的输出824。第二电压电路820被配置为在输出824处输出供电电压vdd_out。在某些方面，第二电压电路820被配置为在控制输入822处从第二控制电路810接收移位控制信号。当该移位控制信号被禁用时，第二电压电路820被配置为将供电电压vdd_out设定为vddix(例如，0.9V)。当该移位控制电路被启用时，第二电压电路820被配置为使供电电压vdd_out向上移位Δvdd的电压移位。在这种情况下，供电电压vdd_out等于vddix+Δvdd。如上文所论述，使供电电压vdd_out向上移位会升高第一接收器130中的第一晶体管142的栅极过驱动电压。
在一个示例中，该移位控制信号可在被禁用时具有第一逻辑值并且在被启用时具有第二逻辑值。第一逻辑值可以为0，并且第二逻辑值可以为1，或反之亦然。在该示例中，第二电压电路820被配置为在移位控制具有第一逻辑值时将供电电压vdd_out设定为vddix，并且在移位控制信号具有第二逻辑值时使供电电压vdd_out向上移位Δvdd。然而，应当理解，本公开并不限于此示例。
当输入信号从高转变为低时，第二控制电路810可使得第二电压电路820在第二信号SIG_HV越过第一阈值Th_start_VIL的时间与第一信号SIG_LV越过第二阈值Th_end_VIL的时间之间使供电电压vdd_out向上移位Δvdd(例如，启用移位控制信号)。在该示例中，当第二信号SIG_HV越过第一阈值Th_start_VIL时，第二控制电路810开始栅极过驱动升压(例如，启用移位控制信号)，并且当第一信号SIG_LV越过第二阈值Th_end_VIL时，结束栅极过驱动升压(例如，禁用移位控制信号)。在输入信号从高到低的转变期间，第二控制电路810可使得第二电压电路820在第二信号SIG_HV达到第一阈值Th_start_VIL之前并且在第一信号SIG_LV降低到第二阈值TH_end_VIL以下之后将供电电压vdd_out设定为vddix(例如，禁用移位控制信号)。当输入信号不转变或正从低转变到高时，第二控制电路810可使得第二电压电路820将供电电压vdd_out设定为vddix(例如，禁用移位控制信号)。
图9示出了根据某些方面的第二电压电路820的示例性具体实施。在该示例中，第二电压电路820包括第一晶体管910、第二晶体管920、第三晶体管930和电阻器940。在图9的示例中，第一晶体管910用NFET来实现，并且第二晶体管920和第三晶体管930中的每一者用相应的PFET来实现。第一晶体管910的源极耦合到输出824，第一晶体管910的栅极耦合到第二控制电路810的输出816，并且第一晶体管910的漏极耦合到电压vddix(例如，0.9V)。第二晶体管920的源极耦合到电压vddpx(例如，1.8V)，并且第二晶体管920的栅极耦合到第二控制电路810的输出816。第三晶体管930的漏极耦合到电压vssx(例如，0V)，并且第三晶体管930的栅极由电压vddix偏置。电阻器940耦合在第三晶体管930的源极与第二晶体管920的漏极之间。另外，输出824耦合到位于第三晶体管930的源极与电阻器940之间的节点935。
在该示例中，第二控制电路810通过接通第一晶体管910并且关断第二晶体管920而将供电电压vdd_out设定为vddix。例如，第二控制电路810可将移位控制信号设定为高(例如，vddpx)以接通第一晶体管910，因为在该示例中第一晶体管910是用NFET来实现的。在这种情况下，第一晶体管910将第二电压电路820的输出824通过第一晶体管910耦合到电压vddix。
第二控制电路810通过接通第二晶体管920并关断第一晶体管910来使得第二电压电路820将电源电压vdd_out向上移位。例如，第二控制电路810可将移位控制设定为低(例如，vssix)以接通第二晶体管920，因为在该示例中第二晶体管920是用PFET来实现的。当第二晶体管920接通时，第二晶体管920通过电阻器940将供电电压vdd_out拉到电压vddix以上，这使供电电压vdd_out向上移位。电压移位Δvdd取决于电阻器940两端的电压降，该电压降又取决于电阻器940的电阻。因此，可例如通过相应地选择电阻器940的电阻来将电压移位Δvdd设定为期望的值。
本领域的技术人员将会理解，可使用被配置为执行上文参考图4所论述的第二控制电路810的功能的逻辑电路的各种组合来实现第二控制电路810。
应当理解，分路式接收器305可包括多于一个逻辑判定电路170。就这一点而言，图10示出了分路式接收器1010的示例，该分路式接收器包括上面讨论的分路器120、第一接收器130、第二接收器150、第一升压电路310和第二升压电路320。分路式接收器1010还包括第一逻辑判定电路1020和第二逻辑判定电路1030。在某些方面，第一逻辑判定电路1020和第二逻辑判定电路1030将不同电压域中的逻辑值输出到后续电路(未示出)。
第一逻辑判定电路1020具有第一输入1022、第二输入1024和输出1026。第一逻辑判定电路1020的第一输入1022耦合到第一接收器130的输出134，第一逻辑判定电路1020的第二输入1024耦合到第二接收器150的输出154，并且第一逻辑判定电路1020的输出1026提供分路式接收器1010的第一输出(标记为“RX_OUT_LV”)。在某些方面，第一逻辑判定电路1020被配置为基于第一接收器130的输出134和第二接收器150的输出154两者来输出逻辑1或逻辑0。
在某些方面，第一逻辑判定电路1020被配置为在第一接收器130的输出134和第二接收器150的输出154两者均为低时输出第一逻辑值，并且在第一接收器130的输出134和第二接收器150的输出154两者均为高时输出第二逻辑值。第一逻辑值可以为0，并且第二逻辑值可以为1，或反之亦然。在某些方面，第一逻辑判定电路1020的输出1026可具有低电压vssx(例如，0V)和高电压vddix(例如，0.9V)。然而，应当理解，本公开并不限于该示例。
第二逻辑判定电路1030具有第一输入1032、第二输入1034和输出1036。第二逻辑判定电路1030的第一输入1032耦合到第一接收器130的输出134，第二逻辑判定电路1030的第二输入1034耦合到第二接收器150的输出154，并且第二逻辑判定电路1030的输出1036提供分路式接收器1010的第二输出(标记为“RX_OUT_HV”)。在某些方面，第二逻辑判定电路1030被配置为基于第一接收器130的输出134和第二接收器150的输出154两者来输出逻辑1或逻辑0。
在某些方面，第二逻辑判定电路1030被配置为在第一接收器130的输出134和第二接收器150的输出154两者均为低时输出第一逻辑值，并且在第一接收器130的输出134和第二接收器150的输出154两者均为高时输出第二逻辑值。第一逻辑值可以为0，并且第二逻辑值可以为1，或反之亦然。在某些方面，第二逻辑判定电路1030的输出1036可具有低电压vssix(例如，0.9V)和高电压vddpx(例如，1.8V)。然而，应当理解，本公开并不限于该示例。
因此，在该示例中，第一逻辑判定电路1020和第二逻辑判定电路1030可输出不同电压域中的信号，其中第一逻辑判定电路1020的输出1026在第一电压域中的vssx与vddix之间摆动，并且第二逻辑判定电路1030的输出1036在第二电压域中的vssix与vddpx之间摆动。例如，当包括分路式接收器1010的系统包括在第一电压域中操作的电路和在第二电压域中操作的电路时，可进行此操作。在该示例中，在第一电压域中操作的电路可耦合到第一逻辑判定电路1020的输出1026，并且在第二电压域中操作的电路可耦合到第二逻辑判定电路1030的输出1036。
应当理解，在一些具体实施中，第一升压电路310和第二升压电路320中的一者可从分路式接收器305或1010中省略。例如，对于满足最小允许VIL不成问题的情况，分路式接收器305或1010可包括第一升压电路310而省略第二升压电路320。对于满足最大允许VIH不成问题的情况，分路式接收器305或1010可包括第二升压电路320而省略第一升压电路310。
图11例示了根据某些方面的接收输入信号的方法1100。
在框1110处，将输入信号分离为第一信号和第二信号。例如，输入信号可由分路器120分离为第一信号(例如，SIG_LV)和第二信号(例如，SIG_HV)。在某些方面，该输入信号具有第一电压摆动(例如，1.8V)，第一信号具有第二电压摆动(例如，0.9V)，第二信号具有第三电压摆动(例如，0.9V)，并且第二电压摆动和第三电压摆动中的每一者小于第一电压摆动。
在框1120处，将第一信号输入到第一接收器。例如，该第一接收器可对应于第一接收器130。
在框1130处，将第二信号输入到第二接收器。例如，该第二接收器可对应于第二接收器150。
在框1140处，基于第一信号和第二信号来使第二接收器的供电电压移位。例如，供电电压(例如，vss_out)可由第一升压电路(例如，第一升压电路310)移位。在某些方面，供电电压在输入信号从低到高的转变(例如，转变410)期间移位。在某些方面，将供电电压向下移位。
在某些方面，在输入信号从低到高的转变期间使第二接收器的供电电压移位包括在第一信号越过第一阈值(例如，Th_start_VIH)的时间与第二信号越过第二阈值(例如，Th_end_VIH)的时间之间使第二接收器的供电电压移位。
在某些方面，该方法包括基于第一信号和第二信号来使第一接收器的供电电压(例如，vdd_out)移位。在某些方面，使第一接收器的供电电压移位包括在输入信号从高到低的转变(例如，转变420)期间使第一接收器的供电电压移位。在某些方面，在输入信号从高到低的转变期间使第一接收器的供电电压移位包括在第二信号越过第一阈值(Th_start_VIL)的时间与第一信号越过第二阈值(例如，Th_end_VIL)的时间之间使第一接收器的供电电压移位。在某些方面，使第一接收器的供电电压移位包括使该供电电压向上移位。
应当理解，分路式接收器也可被称为接收电路或另一术语。
还应当理解，对于包括第一升压电路310和第二升压电路320两者的接收电路，第一阈值Th_start_VIL和第二阈值Th_end_VIL也可分别被称为第三阈值和第四阈值。
本文中使用诸如“第一”、“第二”等指定对元素的任何引述一般并不限定那些元素的数量或次序。确切而言，这些指定在本文被用作区分两个或更多个元素或元素实例的便捷方法。由此，对第一元素和第二元素的引述并不意味着仅能采用两个元素、或者第一元素必须位于第二元素之前。
应当理解，n型场效应晶体管也可被称为n沟道场效应晶体管，并且p型场效应晶体管也可被称为p沟道场效应晶体管。应当理解，晶体管的源极和漏极也可各自被称为端子，并且晶体管的栅极也可被称为控制端子。
在以下经编号条款中描述了具体实施示例：
1.一种接收电路，所述接收电路包括：
具有第一输出和第二输出的分路器，其中所述分路器被配置为：接收输入信号，将所述输入信号分路成第一信号和第二信号，在所述第一输出处输出所述第一信号，以及在所述第二输出处输出所述第二信号；
具有输入和输出的第一接收器，其中所述第一接收器的所述输入耦合到所述分路器的所述第一输出；
具有输入和输出的第二接收器，其中所述第二接收器的所述输入耦合到所述分路器的所述第二输出；和
具有第一输入、第二输入和输出的第一升压电路，其中所述第一升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第一升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第一升压电路的所述输出耦合到所述第二接收器的供电端子。
2.根据条款1所述的接收电路，其中所述第一升压电路被配置为基于所述第一信号和所述第二信号来使所述第二接收器的供电电压移位。
3.根据条款2所述的接收电路，其中所述第一升压电路被配置为在所述输入信号从低到高的转变期间使所述第二接收器的所述供电电压移位。
4.根据条款2或3所述的接收电路，其中所述第一升压电路被配置为在所述第一信号越过第一阈值的时间与所述第二信号越过第二阈值的时间之间使所述第二接收器的所述供电电压移位。
5.根据条款2至4中任一项所述的接收电路，其中所述第一升压电路被配置为使所述第二接收器的所述供电电压向下移位。
6.根据条款1至5中任一项所述的接收电路，还包括具有第一输入、第二输入和输出的第二升压电路，其中所述第二升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第二升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第二升压电路的所述输出耦合到所述第一接收器的供电端子。
7.根据条款6所述的接收电路，其中所述第二升压电路被配置为基于所述第一信号和所述第二信号来使所述第一接收器的供电电压移位。
8.根据条款7所述的接收电路，其中所述第二升压电路被配置为在所述输入信号从高到低的转变期间使所述第一接收器的所述供电电压移位。
9.根据条款7或8所述的接收电路，其中所述第二升压电路被配置为在所述第二信号越过第一阈值的时间与所述第一信号越过第二阈值的时间之间使所述第一接收器的所述供电电压移位。
10.根据条款7至9中任一项所述的接收电路，其中所述第二升压电路被配置为使所述第一接收器的所述供电电压向上移位。
11.根据条款1至10中任一项所述的接收电路，还包括具有第一输入、第二输入和输出的第一逻辑判定电路，其中所述第一逻辑判定电路的所述第一输入耦合到所述第一接收器的所述输出，并且所述第一逻辑判定电路的所述第二输入耦合到所述第二接收器的所述输出。
12.根据条款11所述的接收电路，其中所述第一逻辑判定电路被配置为：
当所述第一接收器和所述第二接收器两者输出逻辑0时，输出第一逻辑值；以及
当所述第一接收器和所述第二接收器两者输出逻辑1时，输出第二逻辑值。
13.根据条款11或12所述的接收电路，还包括具有第一输入、第二输入和输出的第二逻辑判定电路，其中所述第二逻辑判定电路的所述第一输入耦合到所述第一接收器的所述输出，并且所述第二逻辑判定电路的所述第二输入耦合到所述第二接收器的所述输出，其中所述第一逻辑判定电路的所述输出被配置为输出第一电压域中的信号，并且所述第二逻辑判定电路的所述输出被配置为输出不同于所述第一电压域的第二电压域中的信号。
14.根据条款1至13中任一项所述的接收电路，其中：
所述第一升压电路包括控制电路和电压电路；
所述控制电路具有第一输入、第二输入和输出；
所述电压电路具有输入和输出，
所述控制电路的所述第一输入耦合到所述第一接收器的所述输入，所述控制电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述控制电路的所述输出耦合到所述电压电路的所述输入；并且
所述电压电路的所述输出耦合到所述第二接收器的所述供电端子。
15.根据条款14所述的接收电路，其中所述电压电路包括：
具有第一端子、第二端子和控制端子的第一晶体管，其中所述第一端子耦合到所述第二接收器的所述供电端子，所述第二端子耦合到第一供电电压，并且所述控制端子耦合到所述控制电路的所述输出；
具有第一端子、第二端子和控制端子的第二晶体管，其中所述第一端子耦合到第二供电电压，并且所述控制端子耦合到所述控制电路的所述输出；
具有第一端子、第二端子和控制端子的第三晶体管，其中所述第一端子耦合到第三供电电压，所述第二端子耦合到所述第二接收器的所述供电端子，并且所述控制端子耦合到所述第一供电电压；和
电阻器，所述电阻器耦合在所述第二接收器的所述供电端子与所述第二晶体管的所述第二端子之间。
16.根据条款6所述的接收电路，其中：
所述第二升压电路包括控制电路和电压电路；
所述控制电路具有第一输入、第二输入和输出；
所述电压电路具有输入和输出，
所述控制电路的所述第一输入耦合到所述第一接收器的所述输入，所述控制电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述控制电路的所述输出耦合到所述电压电路的所述输入；并且
所述电压电路的所述输出耦合到所述第一接收器的所述供电端子。
17.根据条款16所述的接收电路，其中所述第二电路包括：
具有第一端子、第二端子和控制端子的第一晶体管，其中所述第一端子耦合到所述第一接收器的所述供电端子，所述第二端子耦合到第一供电电压，并且所述控制端子耦合到所述控制电路的所述输出；
具有第一端子、第二端子和控制端子的第二晶体管，其中所述第一端子耦合到第二供电电压，并且所述控制端子耦合到所述控制电路的所述输出；
具有第一端子、第二端子和控制端子的第三晶体管，其中所述第一端子耦合到第三供电电压，所述第二端子耦合到所述第一接收器的所述供电端子，并且所述控制端子耦合到所述第一供电电压；和
电阻器，所述电阻器耦合在所述第一接收器的所述供电端子与所述第二晶体管的所述第二端子之间。
18.根据条款1至17中任一项所述的接收电路，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
19.根据条款1至18中任一项所述的接收电路，其中所述第二信号的电压高于所述第一信号的电压。
20.一种接收电路，所述接收电路包括：
具有第一输出和第二输出的分路器，其中所述分路器被配置为：接收输入信号，将所述输入信号分路成第一信号和第二信号，在所述第一输出处输出所述第一信号，以及在所述第二输出处输出所述第二信号；
具有输入和输出的第一接收器，其中所述第一接收器的所述输入耦合到所述分路器的所述第一输出；
具有输入和输出的第二接收器，其中所述第二接收器的所述输入耦合到所述分路器的所述第二输出；
具有第一输入、第二输入和输出的第一升压电路，其中所述第一升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第一升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第一升压电路的所述输出耦合到所述第二接收器的供电端子；和
具有第一输入、第二输入和输出的第二升压电路，其中所述第二升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第二升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第二升压电路的所述输出耦合到所述第一接收器的供电端子。
21.根据条款20所述的接收电路，其中：
所述第一升压电路被配置为将第一供电电压输出到所述第二接收器的所述供电端子，并且基于所述第一信号和所述第二信号来使所述第一供电电压移位；并且
所述第二升压电路被配置为将第二供电电压输出到所述第一接收器的所述供电端子，并且基于所述第一信号和所述第二信号来使所述第二供电电压移位。
22.根据条款21所述的接收电路，其中：
所述第一升压电路被配置为在所述输入信号从低到高的转变期间使所述第一供电电压移位；并且
所述第二升压电路被配置为在所述输入信号从高到低的转变期间使所述第二供电电压移位。
23.根据条款21或22所述的接收电路，其中：
所述第一升压电路被配置为在所述第一信号越过第一阈值的时间和所述第二信号越过第二阈值的时间之间使所述第一供电电压移位；并且
所述第二升压电路被配置为在所述第二信号越过第三阈值的时间与所述第一信号越过第四阈值的时间之间使所述第二供电电压的所述供电电压移位。
24.根据条款21至23中任一项所述的接收电路，其中：
所述第一升压电路被配置为使所述第一供电电压向下移位；并且
所述第二升压电路被配置为使所述第二供电电压向上移位。
25.根据条款20至24中任一项所述的接收电路，还包括具有第一输入、第二输入和输出的逻辑判定电路，其中所述逻辑判定电路的所述第一输入耦合到所述第一接收器的所述输出，并且所述逻辑判定电路的所述第二输入耦合到所述第二接收器的所述输出。
26.根据条款25所述的接收电路，其中所述逻辑判定电路被配置为：
当所述第一接收器和所述第二接收器两者输出逻辑0时，输出第一逻辑值；以及
当所述第一接收器和所述第二接收器两者输出逻辑1时，输出第二逻辑值。
27.根据条款20至27中任一项所述的接收电路，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
28.一种接收输入信号的方法，所述方法包括：
将所述输入信号分路成第一信号和第二信号；
将所述第一信号输入到第一接收器；
将所述第二信号输入到第二接收器；以及
基于所述第一信号和所述第二信号来使所述第二接收器的供电电压移位。
29.根据条款28所述的方法，其中使所述第二接收器的所述供电电压移位包括在所述输入信号从低到高的转变期间使所述第二接收器的所述供电电压移位。
30.根据条款29所述的方法，其中在所述输入信号从低到高的所述转变期间使所述第二接收器的所述供电电压移位包括在所述第一信号越过第一阈值的时间与所述第二信号越过第二阈值的时间之间使所述第二接收器的所述供电电压移位。
31.根据条款28至30中任一项所述的方法，其中使所述第二接收器的所述供电电压移位包括使所述第二接收器的所述供电电压向下移位。
32.根据条款28至31中任一项所述的方法，还包括基于所述第一信号和所述第二信号来使所述第一接收器的供电电压移位。
33.根据条款32所述的方法，其中使所述第一接收器的所述供电电压移位包括在所述输入信号从高到低的转变期间使所述第一接收器的所述供电电压移位。
34.根据条款33所述的方法，其中在所述输入信号从高到低的所述转变期间使所述第一接收器的所述供电电压移位包括在所述第二信号越过第一阈值的时间与所述第一信号越过第二阈值的时间之间使所述第一接收器的所述供电电压移位。
35.根据条款32至34中任一项所述的方法，其中使所述第一接收器的所述供电电压移位包括使所述第一接收器的所述供电电压向上移位。
36.根据条款28至35中任一项所述的方法，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
在本公开内，“示例性”一词用来意指“用作示例、实例或例示”。本文中被描述为“示例性”的任何具体实施或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的全部方面都包括所论述的特征、优点或者操作模式。如本文关于指定值或性质所用的术语“大约”旨在表示在指定值或性质的10％以内。
提供本公开的先前描述以使本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且本文定义的一般原理可以应用于其他变型而不脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文所述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (30)

1.一种接收电路，所述接收电路包括：
具有第一输出和第二输出的分路器，其中所述分路器被配置为：接收输入信号，将所述输入信号分路成第一信号和第二信号，在所述第一输出处输出所述第一信号，以及在所述第二输出处输出所述第二信号；
具有输入和输出的第一接收器，其中所述第一接收器的所述输入耦合到所述分路器的所述第一输出；
具有输入和输出的第二接收器，其中所述第二接收器的所述输入耦合到所述分路器的所述第二输出；和
具有第一输入、第二输入和输出的第一升压电路，其中所述第一升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第一升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第一升压电路的所述输出耦合到所述第二接收器的供电端子。
2.根据权利要求1所述的接收电路，其中所述第一升压电路被配置为基于所述第一信号和所述第二信号来使所述第二接收器的供电电压移位。
3.根据权利要求2所述的接收电路，其中所述第一升压电路被配置为在所述输入信号从低到高的转变期间使所述第二接收器的所述供电电压移位。
4.根据权利要求2所述的接收电路，其中所述第一升压电路被配置为在所述第一信号越过第一阈值的时间与所述第二信号越过第二阈值的时间之间使所述第二接收器的所述供电电压移位。
5.根据权利要求2所述的接收电路，其中所述第一升压电路被配置为使所述第二接收器的所述供电电压向下移位。
6.根据权利要求1所述的接收电路，还包括具有第一输入、第二输入和输出的第二升压电路，其中所述第二升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第二升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第二升压电路的所述输出耦合到所述第一接收器的供电端子。
7.根据权利要求6所述的接收电路，其中所述第二升压电路被配置为基于所述第一信号和所述第二信号来使所述第一接收器的供电电压移位。
8.根据权利要求7所述的接收电路，其中所述第二升压电路被配置为在所述输入信号从高到低的转变期间使所述第一接收器的所述供电电压移位。
9.根据权利要求7所述的接收电路，其中所述第二升压电路被配置为在所述第二信号越过第一阈值的时间与所述第一信号越过第二阈值的时间之间使所述第一接收器的所述供电电压移位。
10.根据权利要求7所述的接收电路，其中所述第二升压电路被配置为使所述第一接收器的所述供电电压向上移位。
11.根据权利要求1所述的接收电路，还包括具有第一输入、第二输入和输出的逻辑判定电路，其中所述逻辑判定电路的所述第一输入耦合到所述第一接收器的所述输出，并且所述逻辑判定电路的所述第二输入耦合到所述第二接收器的所述输出。
12.根据权利要求11所述的接收电路，其中所述逻辑判定电路被配置为：
当所述第一接收器和所述第二接收器两者输出逻辑0时，输出第一逻辑值；以及
当所述第一接收器和所述第二接收器两者输出逻辑1时，输出第二逻辑值。
13.根据权利要求1所述的接收电路，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
14.一种接收电路，所述接收电路包括：
具有第一输出和第二输出的分路器，其中所述分路器被配置为：接收输入信号，将所述输入信号分路成第一信号和第二信号，在所述第一输出处输出所述第一信号，以及在所述第二输出处输出所述第二信号；
具有输入和输出的第一接收器，其中所述第一接收器的所述输入耦合到所述分路器的所述第一输出；
具有输入和输出的第二接收器，其中所述第二接收器的所述输入耦合到所述分路器的所述第二输出；
具有第一输入、第二输入和输出的第一升压电路，其中所述第一升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第一升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第一升压电路的所述输出耦合到所述第二接收器的供电端子；和
具有第一输入、第二输入和输出的第二升压电路，其中所述第二升压电路的所述第一输入耦合到所述第一接收器的所述输入，所述第二升压电路的所述第二输入耦合到所述第二接收器的所述输入，并且所述第二升压电路的所述输出耦合到所述第一接收器的供电端子。
15.根据权利要求14所述的接收电路，其中：
所述第一升压电路被配置为将第一供电电压输出到所述第二接收器的所述供电端子，并且基于所述第一信号和所述第二信号来使所述第一供电电压移位；并且
所述第二升压电路被配置为将第二供电电压输出到所述第一接收器的所述供电端子，并且基于所述第一信号和所述第二信号来使所述第二供电电压移位。
16.根据权利要求15所述的接收电路，其中：
所述第一升压电路被配置为在所述输入信号从低到高的转变期间使所述第一供电电压移位；并且
所述第二升压电路被配置为在所述输入信号从高到低的转变期间使所述第二供电电压移位。
17.根据权利要求15所述的接收电路，其中：
所述第一升压电路被配置为在所述第一信号越过第一阈值的时间和所述第二信号越过第二阈值的时间之间使所述第一供电电压移位；并且
所述第二升压电路被配置为在所述第二信号越过第三阈值的时间与所述第一信号越过第四阈值的时间之间使所述第二供电电压的所述供电电压移位。
18.根据权利要求15所述的接收电路，其中：
所述第一升压电路被配置为使所述第一供电电压向下移位；并且
所述第二升压电路被配置为使所述第二供电电压向上移位。
19.根据权利要求14所述的接收电路，还包括具有第一输入、第二输入和输出的逻辑判定电路，其中所述逻辑判定电路的所述第一输入耦合到所述第一接收器的所述输出，并且所述逻辑判定电路的所述第二输入耦合到所述第二接收器的所述输出。
20.根据权利要求19所述的接收电路，其中所述逻辑判定电路被配置为：
当所述第一接收器和所述第二接收器两者输出逻辑0时，输出第一逻辑值；以及
当所述第一接收器和所述第二接收器两者输出逻辑1时，输出第二逻辑值。
21.根据权利要求14所述的接收电路，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
22.一种接收输入信号的方法，所述方法包括：
将所述输入信号分路成第一信号和第二信号；
将所述第一信号输入到第一接收器；
将所述第二信号输入到第二接收器；以及
基于所述第一信号和所述第二信号来使所述第二接收器的供电电压移位。
23.根据权利要求22所述的方法，其中使所述第二接收器的所述供电电压移位包括在所述输入信号从低到高的转变期间使所述第二接收器的所述供电电压移位。
24.根据权利要求23所述的方法，其中在所述输入信号从低到高的所述转变期间使所述第二接收器的所述供电电压移位包括在所述第一信号越过第一阈值的时间与所述第二信号越过第二阈值的时间之间使所述第二接收器的所述供电电压移位。
25.根据权利要求22所述的方法，其中使所述第二接收器的所述供电电压移位包括使所述第二接收器的所述供电电压向下移位。
26.根据权利要求22所述的方法，还包括基于所述第一信号和所述第二信号来使所述第一接收器的供电电压移位。
27.根据权利要求26所述的方法，其中使所述第一接收器的所述供电电压移位包括在所述输入信号从高到低的转变期间使所述第一接收器的所述供电电压移位。
28.根据权利要求27所述的方法，其中在所述输入信号从高到低的所述转变期间使所述第一接收器的所述供电电压移位包括在所述第二信号越过第一阈值的时间与所述第一信号越过第二阈值的时间之间使所述第一接收器的所述供电电压移位。
29.根据权利要求26所述的方法，其中使所述第一接收器的所述供电电压移位包括使所述第一接收器的所述供电电压向上移位。
30.根据权利要求22所述的方法，其中所述输入信号具有第一电压摆动，所述第一信号具有第二电压摆动，所述第二信号具有第三电压摆动，并且所述第二电压摆动和所述第三电压摆动中的每一者小于所述第一电压摆动。
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