CN111726114A - 数字缓冲电路 - Google Patents

Abstract

本发明题为“数字缓冲电路”。公开了用于对数字信号进行缓冲的电路和技术。这些电路和技术允许数字缓冲电路适应一定范围的输出电压，同时保持输入和输出之间的适于数字通信的延迟。所公开的电路和技术利用了低电压开关和高电压开关的组合。当缓冲器驱动当时具有低电压的外部电路系统(例如，通信总线)时，低电压开关主导缓冲过程，并且当缓冲器驱动具有高电压的外部电路系统时，高电压开关主导缓冲过程。高电压开关和低电压开关基于由输出的电压电平相对于输入的电压电平决定的操作条件自动地进行自我配置。

Description

数字缓冲电路

相关申请的交叉引用

本申请要求于2019年7月16日提交的美国申请16/512,991的优先权，该申请又要求于2019年3月20日提交的美国临时专利申请62/820,954的权益，这些申请的全部内容以引用方式并入本文。

技术领域

本公开涉及电子电路，并且更具体地涉及具有宽输出电压范围的高速数字缓冲电路。

背景技术

在数字串行通信协议中，最大延迟可能被施加在时钟沿和数据转换(即，开关)之间。用于在两个不同电压域之间转换的数字缓冲电路可能会极大地影响时钟沿和数据转换之间的延迟。数字缓冲电路包括具有晶体管的输出级，其用于根据输入电压域的数据转换在输出电压域的高轨和低轨之间进行开关。输出级中的晶体管是根据数字缓冲电路预计经受的最大输出电压设计的。然而，随着输出电压从这一最大电压降低，这些晶体管的开关速度下降。

发明内容

因此，在一个总的方面中，本公开描述了一种包括多个级的缓冲电路，该多个级各自耦接至高电压(HV)电源和低电压(LV)电源。该多个级中的每一级包括推挽电路。该推挽电路包括HV PMOS晶体管，该HV PMOS晶体管可被控制为当缓冲电路处于HV操作条件下时将该级的输出上拉至HV电源。该推挽电路还包括LV PMOS晶体管，当缓冲电路处于LV操作条件下时，该LV PMOS晶体管可被控制为将该级的输出上拉至LV电源。在HV操作条件下，通过具有耦接至该级的输出的HV源极端子的LV NMOS晶体管使LV电源与HV电源解耦。

在一种可能的具体实施中，当LV电源提供调节后电压(regulated voltage)并且HV电源提供高于该调节后电压的电压时，发生HV操作条件。

在另一种可能的具体实施中，当HV电源提供低于该调节后电压的电压并且HV电源和LV提供相同电压时，发生LV操作条件。

在另一种可能的具体实施中，缓冲电路的LV PMOS可被控制为在LV操作条件下比HV PMOS更快地上拉输出，并且HV PMOS可被控制为在HV操作条件下与LV PMOS一样快地上拉输出。

在另一种可能的具体实施中，在HV操作条件下，LV电源提供调节后电压，并且HV电源提供高于该调节后电压的电压，并且在LV操作条件下，LV电源和HV电源两者均提供低于该调节后电压的电压。例如，该调节后电压对应于LV PMOS的电压额定值。

在另一种可能的具体实施中，每一级的LV上拉电路包括通过HV源极端子耦接至该LV PMOS晶体管和该输出的LV NMOS晶体管，并且该LV NMOS晶体管可被控制为(通过栅极端子处的LV信号)在HV操作条件下使LV PMOS晶体管与输出解耦。

在另一种可能的具体实施中，LV NMOS晶体管具有低于0.7伏的阈值电压。

在另一种可能的具体实施中，该多个级串联连接，其中，每一级在输出处提供依次升高的驱动电力。

在另一个总的方面中，本公开描述了一种用于对数字信号进行缓冲的方法。在该方法中，在接收到逻辑高信号时，低电压NMOS晶体管被控制为导通。该低电压NMOS晶体管耦接在输出和地之间，使得当其导通时，输出被下拉至地。在接收到逻辑低信号时，耦接在高电压电源和输出之间的高电压PMOS晶体管被控制为导通。另外，耦接在低电压电源和输出之间的低电压PMOS晶体管被控制为导通。当高电压PMOS晶体管和低电压PMOS晶体管两者均被导通时，输出被上拉至高电压电源或低电压电源，取决于高电压电源的电压以及其与低电压电源的电压的关系。

在另一个总的方面中，本公开描述了一种系统，该系统包括提供高电压(VDD_HV)的高电压电源。该系统还包括内部调压器，该内部调压器耦接至该高电压电源并提供低电压(VDD_LV)。当VDD_HV大于调节后电压时，VDD_LV等于该调节后电压，并且当VDD_HV小于该调节后电压时，VDD_LV等于VDD_HV。该系统进一步包括数字缓冲电路。该数字缓冲电路被配置为通过以下操作使输入和输出之间的延迟最小化：在输入处接收到逻辑高时，在VDD_HV大于该调节后电压时使用HV PMOS晶体管将输出上拉至VDD_HV并且在VDD_HV小于该调节后电压时使用LV PMOS晶体管将输出上拉至VDD_LV。

在一种可能的具体实施中，该系统包括连接至该数字缓冲电路的输出的总线以及连接至该数字缓冲电路的输入的核心存储器。

在该系统的另一种可能的具体实施中，VDD_HV在1.2伏到5.6伏的范围内，并且VDD_LV在1.2伏到2.0伏的范围内，并且该调节后电压为2伏。

在以下具体实施方式及其附图内进一步解释了前述说明性发明内容，以及本公开的其他示例性目标和/或优点、以及其实现方式。

附图说明

图1是根据本公开的具体实施的包括数字缓冲电路的系统的框图。

图2示出了根据本公开的具体实施的数字缓冲电路的示例性输入信号和输出信号。

图3是根据本公开的具体实施的数字缓冲电路的框图。

图4是推挽电路的示意图。

图5是根据本公开的具体实施的用于数字缓冲电路的推挽电路和低电压上拉电路的示意图。

图6是根据本公开的具体实施的数字缓冲电路的示意图。

相似附图标记在若干附图中表示对应的零件。

具体实施方式

本公开的数字缓冲电路有利地适应一定范围的输出电压，同时减小(或消除)该范围内的对应速度变化。换言之，所公开的数字缓冲电路不会随着输出电压(VDD_HV)下降(即，从其最大值下降)而减慢。

图1是根据本公开的具体实施的使用数字缓冲电路110(即，缓冲电路)的系统100的框图。数字缓冲电路110将输入(即，内部、核心)电压域中的输入数字信号关联至(即转换至)输出(即，外部、总线)电压域中的输出数字信号。输入电压域可由在参考(例如，地)电压和高轨电压(VDD_LV)之间的供电(即，电源)电压定义，并且输出电压域可由参考(例如，地(GND))电压和高轨VDD_HV电压之间的电源电压定义。可以通过内部调压器120(例如，线性调压器、电压钳)固定VDD_LV，即使VDD_HV可以变化。数字缓冲电路110允许操作VDD_LV的内部核心电路系统与在可能的VDD_HV的范围内工作的各种外部电路系统140(例如，外部总线)通信。

在一种可能的具体实施中，系统100可包括具有数字和混合信号集成电路(IC)的核心存储电路(即，核心存储器)。对于这种具体实施，内部电路系统130是包括低电压器件的核心逻辑，这些低电压器件不能耐受高于最大电压低于2伏(V)(例如，1.1伏)的电压。内部调压器120确保即使在外部电压(即VDD_HV)升高到这一最大(低)电压以上时内部电压也不会升高到这一电压以上。外部电路系统140可以是通信总线(即，总线)。为了允许核心逻辑与各种类型的总线(例如，具有不同的VDD_HV)通信，数字缓冲电路110可被设计成适应一定范围的VDD_HV。例如，虽然数字缓冲电路的输入电压(即，VDD_LV)可以被固定为1.1V，但输出电压(即，VDD_HV)可以在1.1V到5.6V之间变化。

在本公开中，可使用相对术语(例如，低/高)来描述电压。低电压(LV)可被视为对应于输入电压域的电压(例如，VDD_LV)。高电压(HV)可被视为对应于输出电压域的电压(例如，VDD_HV)。由于该缓冲电路可以被配置为提供一定范围的输出电压(VDD_HV)，因而术语低电压(LV)和高电压(HV)也可以用于描述VDD_HV在与输入电压(VDD_LV)的关系中的状态。下面的表1阐明了LV操作条件和HV操作条件的电压域关系以及与调节后电压(VREG)的关系，该调节后电压可被视为LV和HV之间的边界。

表1：LV操作条件和HV操作条件

	LV操作条件	HV操作条件
			电压域关系	VDD_LV≈VDD_HV	VDD_LV<VDD_HV
与VREG的关系	VDD_LV≈VDD_HV≤VREG	VDD_LV≈VREG<VDD_HV

术语低电压(LV)和高电压(HV)还可以用于描述器件。LV器件、线和/或端子可被视为具有适于以对应于输入电压(例如，VDD_LV)的电压进行(安全)操作的电压额定值(即，低电压额定值)和/或尺寸的器件、线和/或端子。HV器件、线和/或端子可被视为具有适于以对应于(最大)输出电压(例如，VDD_HV)的电压进行(安全)操作的电压额定值(即，高电压额定值)和/或尺寸。对于表1中所示的示例性具体实施而言，LV器件的额定值为VREG(例如，2V)。因此，可以使用内部调压器120(参见图1)确保向LV器件供应调节后电压VREG(例如，2V)，该调节后电压是适于与LV器件一起使用的最大电压(即，最大LV)。在LV操作条件下，VDD_HV小于或等于VREG(例如，2V)，并且HV电源和LV电源提供相同的电压(VDD_LV＝VDD_HV)，因为调压器未激活。在这一操作条件下，就好像只使用了一个电源。然而，当VDD_HV高于VREG(例如，2V)时，通过内部调压器使VDD_LV保持调节在VREG(例如，2V)。在这种情况下，通过VDD_HV(即，大于2V的某一电压)使用HV器件以及对其供电，而LV器件由VDD_LV(即，2V)供电。

与被设计成对较低电压/电流进行开关的LV晶体管相比，被设计成对高电压/电流进行开关的HV晶体管在物理上可以更大(例如，更大的沟道尺寸)并且可以具有更大的开关电容。因此，数字缓冲电路110可能具有缓慢的开关速度，尤其是在LV操作条件下。例如，具有被设计成以5.6V的高轨电压驱动外部总线140的电路系统的数字缓冲电路在被用于以1.1V的高轨电压驱动外部总线140时可能工作得更慢。对于其他应用而言，这种速度减缓甚至会更严重。例如，EEPROM过程可以具有利用2V(低电压)晶体管的核心电路系统，该晶体管被缓冲为驱动具有利用20V(高电压)晶体管的外部电路系统的焊盘外围。本公开的数字缓冲电路有利地适应一定范围的输出电压，同时减小(或消除)该范围内的对应速度变化。换言之，所公开的数字缓冲电路不会随着输出电压(VDD_HV)下降(即，从其最大值下降)而减慢。

数字缓冲电路的开关速度对应于其能够支持的通信速率(即，数据速率、速度和带宽)。例如，外部通信总线可以利用数据速率为每秒20兆位(Mb/s)的通信协议。理想的是，数字缓冲电路在所有的数据速率下将来自其输入(IN)的信号以很少的(或者为零的)失真(例如，延迟)传送至输出(OUT)。实际上，数字缓冲电路可能受到输入信号和输出信号之间的延迟的限制。延迟可能随着数据速率的增大而变得更加显著，并且限制最大通信速率。

图2示出了根据本公开的具体实施的数字缓冲电路的示例性输入信号和输出信号。数字缓冲电路(即缓冲电路、缓冲器)接收在对应于VDD_LV的电压域中的输入信号200，并且传送在对应于VDD_HV的电压域中的输出信号210。输出信号210可以是输入信号的延迟版本，其具有在输入信号200的上升沿和输出信号200的上升沿之间的第一延迟220以及在输入信号200的下降沿和输出信号210的下降沿之间的第二延迟230。数字通信的保真度可以对应于第一延迟和/或第二延迟的大小。因此，通信协议(例如，I3C、SPI)可以规定通信可接受的最大延迟。因此，具有小于指定值并且尽可能接近零的第一延迟和第二延迟的数字缓冲电路可以提供用于高速通信的优点。如前所述，缓冲器的速度可以对应于开关器件的尺寸和驱动它们的电压。对于一定的速度(例如，20Mb/s)和电压范围(例如≥4V)而言，缓冲器的延迟低于指定值(例如，小于约10纳秒)，因此，缓冲器的速度可以由这样的速度和电压范围限定。

图3中示出了数字缓冲电路110的一种可能的具体实施的框图。缓冲电路110在输入310处接收输入信号(LV-IN)。输入信号(LV-IN)可以是具有对应于VDD_LV的逻辑高和对应于地电压的逻辑低的相对较低电压的数字信号。换言之，输入信号可处于低电压(LV)域中，并且输出信号可处于高电压(HV)域中。在图3中，电路处于低电压(LV)域中的部分和电路处于高电压(HV)域中的部分由表示信号流的线的宽度指示。

如图3所示，缓冲电路110可包括逻辑子电路320(即，逻辑)。该逻辑包括逻辑门、时钟和定时电路，以启用缓冲电路的开关。在一些具体实施中，缓冲电路接收启用信号(EN)(参见图1)。对于这些具体实施，逻辑320可基于启用信号(EN)的状态(即，逻辑高、逻辑低)来启用/禁用缓冲电路110的部分或全部功能。另外，该逻辑可将输入处的信号调节为适于控制电平移位器子电路340的信号。例如，该逻辑可创建(例如，生成)一对数字信号，该对数字信号包括适于驱动P沟道开关器件(例如，以上拉电压)的第一信号和适于驱动N沟道开关器件(例如，以下推电压)的第二信号。在一些实施方案中，可以对第一信号和第二信号应用额外逻辑电路系统，以防止(或减少)第一信号和第二信号具有可能将P沟道开关器件和N沟道开关器件控制为同时导电的逻辑状态的情况，这种状况可能在缓冲器电路110中产生有害情况(例如，同时上拉和下推)。换言之，该额外逻辑电路系统可以用于防止缓冲器的重叠状态。

如图3所示，缓冲电路110可以包括电平移位器子电路330(即，电平移位器)。电平移位器330包括开关器件(例如，晶体管)并且连接至HV域的电源。开关器件可由逻辑320的输出处的逻辑信号控制，以基于其输入处的LV数字信号将电平移位器子电路的输出连接至HV域中的逻辑高(例如，VDD_HV)或HV域中的逻辑低(例如，地)。

电平移位器330可包括电平移位器(LS)输出电路(即，LS输出)340。图4示意性地示出了作为推挽电路400的LS输出340的具体实施。推挽电路(即，推挽)400可以包括耦接到N沟道金属氧化物半导体(即NMOS)晶体管420的P沟道金属氧化物半导体(即PMOS)晶体管410。这些晶体管串联连接在输出电压域的高轨(例如，VDD_HV)和低轨(即，地)之间。PMOS晶体管410连接至第一输入412，而NMOS晶体管420连接至第二输入414。推挽电路的输出415是在串联连接的PMOS晶体管和NMOS晶体管之间的节点。换言之，PMOS晶体管的源极端子可以连接至电源电压VDD_HV，PMOS晶体管的漏极端子可以连接至推挽电路的输出，并且PMOS晶体管的栅极可以连接至推挽电路的第一输入。另外，NMOS晶体管的源极端子可以连接至参考电压(GND)，NMOS晶体管的漏极端子可以连接至推挽电路的输出，并且NMOS晶体管的栅极可以连接至推挽电路的第二输入。

在操作中，可以在第一输入412和第二输入414处提供(例如，通过逻辑320)数字信号。当第一输入412为逻辑低电平(即，比VDD_HV低某一阈值电压)并且第二输入414为逻辑低电平(即低于阈值电压)时，PMOS晶体管导电(即，被导通)并且NMOS晶体管不导电(即，被截止)。在这一状态下，将输出415上拉至大约高轨电压VDD_HV，该高轨电压起着电路的输出电压域(即，HV域)的逻辑高的作用。当第一输入412为逻辑高电平(即，等于或者高于VDD_HV以下的某一阈值电压)并且第二输入414为逻辑高电平(即高于阈值电压)时，PMOS晶体管不导电(即，被截止)并且NMOS晶体管导电(即，被导通)。在这一状态下，将输出415下推至地电压，该地电压起着电路的输出电压域(即，HV域)的逻辑低的作用。

推挽电路的PMOS/NMOS晶体管的尺寸可以取决于推挽操作期间所拉或者所灌的电流电平。例如，当所需电流增大时，晶体管的尺寸也可以增大。在没有足够的电力驱动每个晶体管的栅极的情况下，对大晶体管进行快速开关可能是困难的。另外，在降低的VDD_HV下操作大晶体管可能降低大晶体管的开关速度。出于这些原因，可以将额外的级用于缓冲电路110。

如图3所示，在电平移位器的输出(即，LS输出340)处的第一(HV)级(即，STAGE1)之后可以是第二较大(HV)级(即，STAGE2)。第二级是驱动电路(即，驱动器350)，其以与LS输出340(即，以推挽方式)一样的方式操作，其包括被配置为在输出处驱动更多电力(例如，电流)的电路系统。驱动器350可降低LS输出340的驱动要求，同时产生更大的驱动信号来控制第三较大(HV)级(即，STAGE3)。第三级是缓冲输出360，并且也可以以推挽方式操作，以驱动输出370(即，HV-OUT)。虽然可使用更多或更少的级，但在一些具体实施中，使用三个各自具有递增的尺寸的级(即，STAGE1、STAGE2、STAGE3)可以在低驱动强度(即，过少的级)和高延迟/复杂度(即，太多级)之间取得很好的平衡。

概括地讲，图3的缓冲电路110的具体实施包括三个级，其中每一级执行推挽操作，该推挽操作涉及使用由输入电压控制的开关器件对输出电压进行上拉或下推(即，下拉)。虽然各级的功能可以是相同的，但尺寸(例如，器件尺寸)和强度(例如，驱动强度)可以各有不同。换言之，每一级可依次在输出处提供高驱动电力(即，以驱动下一级)。

除了使用多个级之外，所公开的电路和技术还以使用HV开关器件和LV开关器件的组合的方式提供每一级的推挽操作，从而允许利用高电压处理能力进行高速缓冲。换言之，该数字缓冲电路能够在保持高速的同时在一定范围的输出电压下工作。例如，所公开的电路和技术可以以低输出电压(即，相对于输入电压)或高输出电压(即，相对于输入电压)工作，其中在缓冲器的输入信号和输出信号之间几乎不存在延迟变化(即，具有显著的速度下降)。

所公开的电路和技术利用多个级。每一级可以包括LV开关器件和HV开关器件的组合，使得LV器件主导LV操作条件下的操作，而HV器件主导HV操作条件下的操作。例如，可能的LV操作条件可以是VDD_LV≈VDD_HV＝1.1V，并且可能的HV操作条件可以是VDD_LV＝1.1V并且VDD_HV＝5.6V。此外，所公开的电路和技术不需要对电压域进行任何感测以便确定特定操作条件或者如何针对特定操作条件应用LV器件或HV器件。

图5是图3的数字缓冲电路的级500的电路具体实施的示意图。级500的电路拓扑结构可用于图3的数字缓冲电路中的多个级(例如，STAGE1、STAGE2和STAGE3)中的每一级。图3中的级可以包括不同(例如，从STAGE1增大到STAGE3尺寸)尺寸的开关器件(例如，HV开关器件)。图5所示的级500包括HV部分/器件和LV部分/器件。与LV电路部分/器件相比，HV电路部分/器件以更粗的线示出。另外，节点被指示为HV或LV。

如图5所示，级500包括推挽电路部分510，该推挽电路部分由第一推挽输入512和第二推挽输入514控制并且由HV电源电压VDD_HV供电。推挽电路部分510耦接至级500的输出530。另外，级500包括也耦接至输出530的低电压上拉电路部分(即，LV上拉)520。LV上拉由第一上拉输入522和第二上拉输入524控制。

推挽电路部分510包括利用一种工艺技术(例如，ONC18EE非易失性存储器技术)制作的LV NMOS晶体管，该工艺技术包括的特征(例如，薄氧化物层)允许在栅极端子(即，推挽输入514)处以LV信号控制LV NMOS晶体管513，从而对漏极(和源极)端子(即，耦接至输出530)处的HV信号进行开关。换言之，LV NMOS 513的HV漏极端子515能够承受(即，容许)高电压，而栅极端子(即，第二推挽输入514)被额定为低电压，这允许LV NMOS晶体管快速导通/截止。具有HV漏极端子515的LV NMOS 513比HV NMOS小(例如，具有更小的开关电容)。因此，与具有HV栅极的HV NMOS相比，具有HV漏极515的LV NMOS 513允许推挽电路部分510更快地将输出530下拉至逻辑低。级500能够使用具有HV漏极515的LV NMOS 513在任何操作条件(参见表1)下执行下拉。

推挽电路部分510还包括高电压PMOS晶体管(即，HV PMOS)511。由于PMOS晶体管的操作和HV电源(VDD_HV)之间的开关关系，HV PMOS 511可由HV信号控制。例如，为了使HVPMOS截止，施加到栅极端子(即，第一推挽输入512)的电压可以为约VDD_HV(即，VDD_HV-VT)。当HV电源电压大(即，VDD_HV>VDD_LV)时，级500的上拉操作由HV PMOS 511提供。由于HV PMOS正在HV条件下工作，因此开关速度相对较快。当HV电源电压较小(即，VDD_HV≈VDD_LV)时，则HV PMOS的速度较慢。在这一操作条件下，可以通过(辅助)LV上拉520更快地执行上拉操作。

输出530在低电压(即，VDD_HV≈VDD_LV)操作条件下的电压上拉由LV上拉电路部分(即，LV上拉)520执行。LV上拉包括低电压PMOS晶体管521(即，LV PMOS)，其可由栅极端子522处的低电压信号控制以将HV级的输出530拉至电源轨VDD_LV。在低电压操作条件下，LVPMOS晶体管521可以比HV PMOS晶体管更快地开关。因此，即使在低电压操作条件下，上拉操作的速度也不会减慢。

LV上拉520还包括低电压低阈值NMOS晶体管(即，低阈值NMOS)523，该晶体管由栅极端子524处的LV信号控制，以在LV PMOS导通时导通。通过低阈值NMOS和LV PMOS 521上拉输出530。低阈值NMOS 523的低(即，与0.7V相比)阈值降低了跨越该器件的电压降，使得输出530被朝VDD_LV拉得更近。在LV操作条件(即，VDD_LV≈VDD_HV)下，相比于导通HV PMOS511，能够更快地导通LV PMOS 521。因此，降低或消除了HV PMOS 511在对输出530的上拉中的贡献。

低电压低阈值NMOS晶体管523(即，低阈值NMOS)包括HV耐受源极端子(即，HV源极端子525)，其可以由栅极端子524和HV源极端子525之间的电压控制为对抗电流(即，截止)。这一具有HV源极的低电压NMOS晶体管防止(和/或减少)了高电压(即，VDD_HV>VDD_LV)操作条件下高电压轨VDD_HV和低电压轨VDD_LV之间的耦接。在HV操作条件(即，VDD_LV<VDD_HV)下，HV PMOS 511被驱动为导通，以将输出530上拉至VDD_HV。大致同时(即，由于没有电源感测)，LV PMOS 521被驱动为导通。HV PMOS晶体管的开关速度和LV PMOS晶体管的开关速度在HV条件下大致相同。因此，通过负栅极源极电压截止低电压低阈值NMOS晶体管523。因此，该NMOS晶体管用于针对HV操作条件对LV上拉520电路部分进行解耦。

所公开的电路和技术描述了使用多个级(即，HV级)以提高每一级的速度，同时使总体驱动能力保持不变。在另一方面中，所公开的电路和技术描述了用于每一级的推挽电路部分，该推挽电路部分利用具有容许高电压的漏极(即，HV耐受漏极)的低电压NMOS晶体管，从而当在其栅极处被低电压输入信号控制时将输出电压下拉至地。在另一方面中，所公开的电路和技术包括用于在LV操作条件下将该级的输出上拉到VDD_LV的LV上拉电路部分。在另一方面，所公开的电路和技术描述了使用低电压低阈值NMOS晶体管以在HV操作条件下使LV上拉电路部分与该级的输出解耦，并且允许该电路在HV操作条件下使用HV器件并且在LV操作条件下使用LV开关器件而无需对操作条件进行感测(例如，主动感测)。

图6中示出了数字缓冲电路的具体实施的示意图。该示意图示出了该电路对应于三个级(即，STAGE1、STAGE2和STAGE3)的部分。每一级分别包括推挽电路(即分别为PP1、PP2和PP3)和LV上拉电路(即分别为PU1、PU2和PU3)。第一级(即，PP1)的推挽电路未详细示出，因为其为电平移位器的一部分。每一级包括推挽电路部分和LV电路部分，这些部分按针对图5中所示的示例性级所述的进行操作。在图6中，HV电路和器件由比用于LV电路和器件的线更粗的线指示。数字缓冲电路由低电压电源(VDD_LV)和高电压电源(VDD_HV)供电，它们基于其相应的值描述了数字缓冲电路600的操作条件。数字缓冲电路600在输入(IN)处接收具有对应于第一电源域(例如，VDD_LV)的逻辑值的数字信号，并且驱动具有对应于第二电源域(例如，输出(OUT)处的VDD_HV)的逻辑值的对应输出数字信号。

数字缓冲电路600包括逻辑电路(即，逻辑)610。该逻辑接收数字启用信号(EN)。在被禁用时，该启用信号的状态(即，逻辑高/低)使得该逻辑禁用该数字缓冲电路的全部或部分操作。在启用数字时，逻辑610还接收数字输入信号，并且基于数字输入信号为缓冲电路中的各种电路系统产生控制信号。例如，该逻辑可以产生对应于输入信号的低电压信号对(即，IN_P、IN_PB)以供输入至电平移位器620。这些信号还可以将LV上拉PU1的开关器件控制为(同时)导通或截止。另外，逻辑610可以创建用于将驱动级(STAGE2)的LV上拉(PU2)的开关器件控制为(同时)导通或截止的信号对(即，PPUD_LV、NPUD_LV)。另外，逻辑610可以创建用于将输出级(STAGE3)的LV上拉(PU3)的开关器件控制为(同时)导通或截止的信号对(即，PPUD_LV、NPUD_LV)。逻辑610还可以产生用于控制驱动级(即STAGE2)的推挽级(即，PP2)的下拉开关器件的信号(PDD_LV)。逻辑610还可以产生用于控制输出级(即STAGE3)的推挽级(即PP3)的下拉开关器件的信号(即，PDO_LV)。可以基于输入信号定时相应的信号，使得开关器件的状态之间不存在重叠情况。因此，该逻辑电路可包括逻辑门和定时以执行非重叠操作。

在说明书和/或附图中，已经公开了典型的实施方案。本公开不限于此类示例性实施方案。术语“和/或”的使用包括一个或多个相关联列出条目的任意组合和所有组合。附图是示意性表示并且因此未必按比例绘制。除非另有说明，否则特定术语已用于通用和描述性意义，而非用于限制的目的。

一些具体实施可使用各种半导体处理和/或封装技术来实现。一些具体实施可使用与半导体基板相关联的各种类型的半导体处理技术来实现，该半导体基板包含但不限于，例如硅(Si)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)等。

虽然所描述的具体实施的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的装置和/或方法的任何部分可以任意组合进行组合。本文所述的具体实施可包括所描述的不同具体实施的功能、部件和/或特征的各种组合和/或子组合。

Claims (11)

1.一种缓冲电路，所述缓冲电路包括：

多个级，所述多个级各自耦接至高电压HV电源和低电压LV电源，其中，每一级包括：

包括HV PMOS晶体管的推挽电路，所述HV PMOS晶体管可被控制为当所述缓冲电路处于HV操作条件下时将所述级的输出上拉至所述HV电源；和

包括LV PMOS晶体管的LV上拉电路，所述LV PMOS晶体管可被控制为当所述缓冲电路处于LV操作条件下时将所述级的输出上拉至所述LV电源，其中，在所述HV操作条件下，所述LV电源通过具有耦接至所述级的输出的HV源极端子的LV NMOS晶体管与所述HV电源解耦。

2.根据权利要求1所述的缓冲电路，其中：

在所述HV操作条件下，所述LV电源提供调节后电压，并且所述HV电源提供高于所述调节后电压的电压；并且

在所述LV操作条件下，所述LV电源和所述HV电源两者均提供低于所述调节后电压的电压。

3.根据权利要求1所述的缓冲电路，其中，每一级的所述推挽电路进一步包括：

LV NMOS晶体管，所述LV NMOS晶体管通过HV漏极端子耦接至所述HV PMOS晶体管和所述输出；并且

当所述缓冲电路处于所述HV操作条件下或处于所述LV操作条件下时，所述LV NMOS晶体管可由栅极端子处的LV信号控制为将所述输出下拉至地电压。

4.根据权利要求1所述的缓冲电路，其中，每一级的所述LV上拉电路包括：

LV NMOS晶体管，所述LV NMOS晶体管通过HV源极端子耦接至所述LV PMOS晶体管和所述输出；并且

所述LV NMOS晶体管可由栅极端子处的LV信号控制为在HV操作条件下使所述LV PMOS晶体管与所述输出解耦。

5.一种用于对数字信号进行缓冲的方法，所述方法包括：

在接收到逻辑高信号时，控制耦接在输出和地之间的低电压NMOS晶体管导通，使得输出被下拉至地；以及

在接收到逻辑低信号时，控制耦接在高电压电源和所述输出之间的高电压PMOS晶体管导通，并且控制耦接在低电压电源和所述输出之间的低电压PMOS晶体管导通，使得取决于所述高电压PMOS和所述低电压PMOS的相应开关速度而将所述输出上拉至高电压电源或低电压电源，所述相应开关速度由所述高电压电源的电压以及所述高电压电源的电压与所述低电压电源的电压之间的关系决定。

6.根据权利要求5所述的方法，其中：

当所述高电压电源的电压大于调节后电压并且所述低电压电源的电压等于所述调节后电压时，所述输出被上拉至所述高电压电源；并且

当所述高电压电源的电压小于所述调节后电压并且所述低电压电源的电压等于所述高电压电源时，所述输出被上拉至所述低电压电源。

7.一种系统，包括：

提供高电压VDD_HV的高电压电源；

内部调压器，所述内部调压器耦接至所述高电压电源并提供低电压VDD_LV，当VDD_HV大于调节后电压时，VDD_LV等于所述调节后电压，并且当VDD_HV小于所述调节后电压时，VDD_LV等于VDD_HV；

数字缓冲电路，所述数字缓冲电路被配置为在输入处接收到逻辑高时通过下述操作降低所述输入与输出之间的延迟：

当VDD_HV大于所述调节后电压时，使用HV PMOS晶体管将所述输出上拉至VDD_HV；以及

当VDD_HV小于所述调节后电压时，使用LV PMOS晶体管将所述输出上拉至VDD_LV。

8.根据权利要求7所述的系统，其中，所述数字缓冲电路被进一步配置为在所述输入处接收到逻辑低时通过下述操作使所述输入和所述输出之间的延迟最小化：

使用具有高电压漏极的LV NMOS晶体管将所述输出下拉至地。

9.根据权利要求7所述的系统，其中：

当VDD_HV小于调节后电压时，通过LV PMOS晶体管防止HV PMOS晶体管上拉所述输出，因为LV PMOS晶体管在HV PMOS能够导通之前上拉所述输出；并且

当所述输出被上拉至VDD_HV并且VDD_HV大于VDD_LV时，通过使所述LV PMOS晶体管与所述输出解耦的低电压低阈值NMOS晶体管防止所述LV PMOS晶体管上拉所述输出。

10.根据权利要求7所述的系统，其中，所述数字缓冲电路包括多个串联连接的级，每一级被同样地配置为使输入和输出之间的延迟最小化，并且每一级具有依次增大的LV PMOS晶体管和HV PMOS晶体管以在所述输出处驱动更多电力。

11.根据权利要求7所述的系统，进一步包括电平移位器和逻辑，所述逻辑被配置为接收输入信号以产生控制所述电平移位器的信号，所述逻辑包括用于防止所述电平移位器中的重叠状态的电路。

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