CN118507449A - 封装结构及其制造方法 - Google Patents

Abstract

本发明提供一种封装结构及其制造方法，所述封装结构包括芯片以及介电体。芯片包括位于主动面的芯片连接件。介电体至少位于芯片的主动面上。芯片连接件具有顶面及连接于顶面的侧面。介电体未直接覆盖接近顶面的部分侧面。

Description

封装结构及其制造方法

技术领域

本发明涉及一种封装结构及其制造方法，尤其涉及一种至少包括芯片及对应介电体的封装结构及其制造方法。

背景技术

现代的电子装置中常包括对应的芯片。而在电子装置的制造过程中，常需要将对应的芯片予以封装，并使芯片的各个端点(terminal)与对应的线路连接。

随着芯片制造技术的提升，芯片的端点数量和/或端点密度可能越来越多。也因此，在电子装置的制造过程中，后续的封装工艺和/或对应的线路连接工艺也跟随着越来越复杂。因此，如何使整体的制造方法较为简单和/或具有较高的良率，实已为研究的课题。

发明内容

本发明是针对一种封装结构及其制造方法，其制造较为简单和/或具有较高的良率。

根据本发明的实施例，封装结构包括芯片以及介电体。芯片包括位于主动面的芯片连接件。介电体至少位于芯片的主动面上。芯片连接件具有顶面及连接于顶面的侧面。介电体未直接覆盖接近顶面的部分侧面。

根据本发明的实施例，封装结构包括芯片、介电体以及重布线路层结构。芯片包括半导体基材及位于半导体基材上的芯片连接件。介电体至少位于芯片上。重布线路层结构位于芯片及介电体上。芯片连接件、介电体与重布线路层结构三者直接相接触处位于芯片连接件的部分外平面表面中。

根据本发明的实施例，封装结构的制造方法包括以下步骤：提供芯片，其包括芯片连接件，其中芯片连接件具有顶面及连接于顶面的侧面；形成介电材料于芯片上且直接覆盖芯片；以及移除部分的介电材料以至少暴露出接近顶面的部分侧面，而形成介电体。

基于上述，封装结构及其制造方法的制造较为简单和/或具有较高的良率。

附图说明

图1A至图1I是依照本发明的第一实施例的一种封装结构的部分制造方法的部分剖视示意图；

图1J及图1K是依照本发明的第一实施例的一种封装结构的部分剖视示意图；

图2是依照本发明的第二实施例的一种封装结构的部分剖视示意图；

图3是依照本发明的第三实施例的一种封装结构的部分剖视示意图；

图4是依照本发明的第四实施例的一种封装结构的部分剖视示意图；

图5A及图5B是依照本发明的第五实施例的一种封装结构的部分剖视示意图；

图6A及图6B是依照本发明的第六实施例的一种封装结构的部分剖视示意图；

图7A及图7B是依照本发明的第七实施例的一种封装结构的部分剖视示意图；

图8是依照本发明的第八实施例的一种封装结构的部分剖视示意图；

图9是依照本发明的第九实施例的一种封装结构的部分剖视示意图。

附图标记说明：

100、200、300、400、500、600、700、800、900：封装结构；

110：芯片；

110a：主动面；

110b：背面；

115、515、615：芯片连接件；

617：第一芯片连接件；

618：第二芯片连接件；

115s、515s、617s、618s：第一导电层；

115p、515p、6179、618p：第二导电层；

115a、515a、617a：顶面；

115c、115c1、115c2、515c、617c：侧面；

112：连接垫；

114：保护层；

113：绝缘层；

111：基材；

111a：顶面；

111c：侧面；

139：介电材料；

130、230、730：介电体；

130a、230a：顶面；

130a1、230a1：第一顶面区；

230a2：第二顶面区；

130b：底面；

731：第一介电体；

731a：顶面；

731a1：第一顶面区；

732：第二介电体；

150：重布线路层结构；

151：绝缘层；

151d：绝缘开口；

152、352、452：线路层；

152s：第一导电层；

152p：第二导电层；

153：绝缘层；

154：线路层；

181：导电端子；

882、983：盖件；

882b：外表面；

91：载板；

92：离型层；

A1、A2、A3：区域；

P：相接触处；

R1、R4、R5、R6：区域；

S15、S13：距离；

S35：间距。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。

本文所使用的方向用语(例如，上、下、顶、底)仅作为参看所绘附图使用且不意欲暗示绝对定向。另外，为求清楚表示，于附图中可能省略示出了部分的膜层或构件。

除非另有明确说明，否则本文所述任何方法绝不意欲被解释为要求按特定顺序执行其步骤。

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层或区域的厚度、尺寸或大小会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

图1A至图1I是依照本发明的第一实施例的一种封装结构的部分制造方法的部分剖视示意图。图1J及图1K是依照本发明的第一实施例的一种封装结构的部分剖视示意图。举例而言，图1K可以是对应于图1J中区域R1的放大图。

请参照图1A，提供芯片110。值得注意的是，于图1A中仅示例性地示出两个芯片110，但本发明对于所提供的芯片110的数量、种类和/或排列方式并不加以限制。

在一实施例中，可以将芯片110配置于载板91上。载板91可以由玻璃、晶圆基板、金属或其他适宜的材料所制成，只要前述的材料能够于后续的工艺中，承载形成于其上的结构或构件。

在一实施例中，载板91上可以具有离型层92。离型层92可以包括光热转换(lightto heat conversion；LTHC)黏着层，但本发明不限于此。

在一可能的实施例中(如后所述，但不限)，载板91上可以具有其他的构件(如：散热件、电磁干扰屏蔽件(EMI shielding component))。前述的构件可以位于芯片110于载板91之间。前述的构件可以与芯片110直接接触。前述的构件可以与芯片110间接接触；例如：前述的构件与芯片110之间可以具有对应的黏着层(如：芯片黏结薄膜(Die Attach Film；DAF))。

在本实施例中，芯片110可以包括基材111、多个连接垫112以及多个芯片连接件115。基材111可以为半导体基材(如：硅基材)。基材111的一侧具有元件区(未示出)，而元件区所位于的表面可以被称为主动面110a。连接垫112可以位于主动面110a上。芯片连接件115可以位于连接垫112上。在一般芯片110设计中，元件区内的元件(如：芯片110的元件区内的元件)可以借由对应的后段金属内联线(Back End of Line Interconnect；BEOLInterconnect)电连接于对应的连接垫112(如：芯片110的部分连接垫112)及对应的芯片连接件115(如：芯片110的部分芯片连接件115)。另外，为求清楚，于图1A或其他类似的附图中，并未一一地标示所有的元件(如：未一一地标示各个连接垫112或各个芯片连接件115)。

在本实施例中，连接垫112例如为铝垫或铜垫，但本发明不限于此。

在一实施例中，连接垫112可以被绝缘层113部分覆盖，且绝缘层113可以暴露出部分的连接垫112。

在一实施例中，保护层(passivation layer)114可以覆盖绝缘层113，且保护层114可以暴露出部分的连接垫112。

在一实施例中，芯片连接件115可以包括导电柱(conductive pillar)或导电凸块(conductive bump)。

在一实施例中，芯片连接件115可以借由微影工艺、溅镀工艺、电镀工艺和/或蚀刻工艺形成，但本发明不限于此。举例而言，芯片连接件115可以包括第一导电层115s(标示于图1K)以及位于第一导电层115s上的第二导电层115p(标示于图1K)，但本发明不限于此。于俯视状态下，第一导电层115s与第二导电层115p的图案基本上相同。在一实施例中，第一导电层115s可以被称为种子层(seed layer)。在一实施例中，第二导电层115p可以被称为镀覆层(plating layer)。

在一未示出的实施例中，芯片连接件(如：类似于芯片连接件115的芯片连接件)可以包括预先成型(pre-formed)的导电件。举例而言，芯片连接件可以包括预先成型的导电柱(pre-formed conductive pillar)，但本发明不限于此。

在一实施例中，芯片连接件115可以对应于芯片110的输出/输入端(input/outputterminal，I/O terminal)、电源端(power terminal)或接地端(ground terminal)。

请参照图1B及图1C，形成覆盖芯片110的介电体130(标示于图1C)。介电体130可以暴露出部分的芯片110。举例而言，介电体130可以暴露出芯片110的芯片连接件115。

在本实施例中，形成介电体130的步骤举例如下。

请参照图1B，可以形成覆盖芯片110的介电材料139。在一实施例中，介电材料139例如是借由模塑工艺(molding process)、涂布工艺(coating process)或其他适宜的方法将聚合物形成于载板91上。然后，使胶状或熔融的高分子聚合物固化或半固化。在一实施例中，芯片110可以不会被暴露于介电材料139之外，但本发明不限于此。

在一实施例中，介电材料139例如是模塑化合物(molding compound)。模塑化合物可以包括但不限于环氧树脂(epoxy)。

请参照图1C，在形成介电材料139(标示于图1B)之后，可以移除部分的介电材料139(标示于图1B)，以形成侧向覆盖芯片110的介电体130(标示于图1C)，且介电体130可以暴露出芯片连接件115的顶面115a及接近顶面115a的部分侧面115c。也就是说，于芯片连接件115附近的部分介电体130较芯片连接件115更为内凹。

在一实施例中，可以先进行减薄工艺，以移除部分的介电材料139(标示于图1B)；然后，再借由适当的蚀刻工艺，以使芯片连接件115的部分侧面115c被暴露。

在一实施例中，前述的减薄工艺例如包括化学机械研磨(chemical mechanicalpolishing；CMP)、机械研磨(mechanical grinding)、蚀刻(etching)或其他适宜的工艺，但本发明不限于此。

在一实施例中，在经由前述的减薄工艺之后且于进行前述的蚀刻工艺之前，芯片连接件115的顶面115a及被减薄的介电材料139的顶面可以基本上共面(coplanar)。

在一实施例中，前述的蚀刻工艺例如包括干蚀刻工艺、湿蚀刻工艺或其他适宜的工艺。

在一实施例中，前述的干蚀刻工艺例如可以包括适当的灰化工艺(ashingprocess)、表面烧蚀工艺(surface ablation process)或其他适宜的工艺，但本发明不限于此。前述的灰化工艺可以包括电浆灰化工艺，和/或前述的表面烧蚀工艺可以包括激光烧蚀工艺，但本发明不限于此。在一可能的实施例中，以介电材料139包括聚合物(如：环氧树脂(epoxy))为例，在借由前述的干蚀刻工艺之后，所形成的介电体130的接近顶面130a的区域的碳元素浓度可能会大于远离顶面130a的区域的碳元素浓度。在一可能的实施例中，介电体130中接近顶面130a的区域可能会嵌有对应的碳粒或碳渣；和/或介电体130的顶面130a上可能会有对应的碳粒或碳渣。

在一实施例中，湿蚀刻工艺所使用的蚀刻剂可以依据介电材料139的性质进行适当的选择。以环氧树脂(epoxy)为例，可能可以使用甲基乙基酮(Methyl Ethyl Ketone，MEK)作为蚀刻剂。以聚酰亚胺(Polyimide，PI)为例，可能可以使用内酰胺(lactam)作为蚀刻剂。

在一实施例中，芯片连接件115的顶面115a与介电体130的顶面130a之间的间距S35(标示于图1K)可以为约0.5微米(micrometer；μm)至2微米。

在一实施例中，前述的蚀刻工艺基本上不会对芯片连接件115的外表面(如：顶面115a；或是，所暴露出的部分侧面115c)造成影响。

在一实施例中，芯片连接件115的顶面115a的粗糙度可以不同于介电体130的顶面130a的粗糙度。在一实施例中，介电体130的顶面130a较芯片连接件115的顶面115a的粗糙；也就是说，介电体130的顶面130a的粗糙度大于芯片连接件115的顶面115a的粗糙度。

在一可能的实施例中，可以直接借由前述的蚀刻工艺，直接移除部分的介电材料139(标示于图1B)，以形成侧向覆盖芯片110的介电体130(标示于图1C)。

请参照图1C至图1D，可以借由涂布、贴膜、沉积或其他适宜的方式，以于芯片110的芯片连接件115及介电体130上形成绝缘层151。绝缘层151的材料可以包含有机材料(如：聚酰亚胺)或无机材料(如：氧化硅、氮化硅、氮氧化硅、其他适宜的材料、或上述至少二种无机材料的堆栈层)。

请参照图1D至图1E，可以借由蚀刻或其他适宜的方式，以形成暴露出芯片连接件115的绝缘开口151d。值得注意的是，图1E中的绝缘层151与图1D中的绝缘层151差别基本上仅在于绝缘开口151d的有无，因此援用相同的符号表示。另外，为求清楚，于图1E或其他类似的附图中，并未一一地标示所有的绝缘开口151d。另外，本发明并未限定各个芯片连接件115都要被暴露出。

在一实施例中，绝缘开口151d的开口面积可以小于芯片连接件115的顶面115a的表面积。也就是说，绝缘开口151d基本上不会暴露出所有的顶面115a。

在本实施例中，绝缘开口151d可以仅暴露出对应的芯片连接件115的顶面115a。在一实施例(如：后述的实施例或本实施例中未示出的剖面区域)中，可能会因为失准(misalignment；如：曝光失准和/或蚀刻失准所造成)、过蚀刻(over etching)或其他可能的因素，而造成开口偏差(如：开口位置的移位、开口形状的改变和/或开口大小的改变)。但是，由于芯片连接件115的接近顶面115a的部分侧面115c没有被介电体130所覆盖，因此纵使有前述开口偏差的现象，仍然可以降低对电性的影响(详述如后)。

请参照图1E至图1F，在形成具有绝缘开口151d(标示于图1E)绝缘层151之后，可以于绝缘层151上形成线路层152。线路层152可以借由微影工艺、溅镀工艺、电镀工艺和/或蚀刻工艺形成，但本发明不限于此。线路层152的布线设计(layout design)可以依据需求而加以调整，本发明并不加以限制。部分的线路层152可以填入绝缘开口151d，以电连接于芯片连接件115。填入绝缘开口151d的部分线路层152可以被称为导电通孔(conductivevia)。

在一实施例中，线路层152可以包括第一导电层152s(标示于图1K)以及位于第一导电层152s上的第二导电层152p(标示于图1K)，但本发明不限于此。于俯视状态下，第一导电层152s与第二导电层152p的图案基本上相同。在一实施例中，第一导电层152s可以被称为种子层。在一实施例中，第二导电层152p可以被称为镀覆层。

在本实施例中，填入绝缘开口151d的部分线路层152可以直接接触芯片连接件115的顶面115a。举例而言，填入绝缘开口151d的部分第一导电层152s(标示于图1K)可以直接接触芯片连接件115的顶面115a。在一实施例(如：后述的实施例或本实施例中未示出的剖面区域)中，若有前述开口偏差的现象，填入绝缘开口151d的部分线路层152可以更直接接触芯片连接件115的接近顶面115a的部分侧面115c。如此一来，可以降低对电性的影响。也就是说，可以具有较大的工艺裕度(process window)，而可以使封装结构100(标示于图1J)的制造较为简单和/或具有较高的良率。

请参照图1F至图1G，在一实施例中，可以依据设计上的需求，至少于芯片110上形成对应的绝缘层153和/或对应的线路层154层。绝缘层153的形成方式可以相同或相似于前述的绝缘层151。线路层154的形成方式可以相同或相似于前述的线路层152。另外，本发明对于绝缘层153和/或线路层154的层数并不加以限制。

在一实施例中，绝缘层151、线路层152、绝缘层153和/或线路层154可以被称为重布线路层结构(redistribution layer structure，RDL structure)150。芯片110可以借由其对应的芯片连接件115而与重布线路层结构150中对应的线路电连接。

在一实施例中，重布线路层结构150可以为扇出重布线路层结构(fan out RDLstructure)。在一未示出的实施例中，重布线路层结构150可以为扇入重布线路层结构(fanin RDL structure)。

请参照图1G至图1H，使载板91与其上的结构彼此分离。举例而言，可以借由光、热或其他适宜的方式，以使离型层92(或有)的接合力降低，而可借由施力的方式使载板91与其上的结构彼此分离。

请参照图1H至图1I，可以形成多个导电端子181于线路层154(可为重布线路层结构150的一部分)上。导电端子181可以借由重布线路层结构150中对应的线路电连接芯片110。另外，为求清楚，于图1I或其他类似的附图中，并未一一地标示所有的导电端子181。

导电端子181可以是导电柱(conductive pillar)、焊球(solder ball)、导电凸块(conductive bump)或具有其他形式或形状的导电端子。导电端子181可以经由电镀、沉积、置球(ball placement)、回焊(reflow)和/或其他适宜的工艺来形成。

请继续参照图1I，在本实施例中，可以经由单一化工艺(singulation process)，以构成多个封装结构100。单一化工艺例如可以包括切割工艺(dicing process/cuttingprocess)，以切穿介电体130和/或重布线路层结构150。

值得注意的是，在进行单一化工艺之后，相似的元件符号将用于单一化后的元件。举例而言，芯片110(如图1H所示)于单一化后可以为芯片110(如图1I所示)，介电体130(如图1H所示)于单一化后可以为介电体130(如图1I所示)，重布线路层结构150(如图1H所示)于单一化后可以为重布线路层结构150(如图1I所示)，多个导电端子181(如图1H所示)于单一化后可以为多个导电端子181(如图1I所示)，诸如此类。其他单一化后的元件将依循上述相同的元件符号规则，于此不加以赘述或特别示出。

值得注意的是，本发明并未限定移除载板91(若有)、配置多个导电端子181以及单一化工艺(若需要)的顺序。

经过上述步骤后即可大致上完成本实施例的封装结构100的制作。

请参照图1J及图1K，封装结构100包括芯片110以及介电体130。芯片110包括芯片连接件115。介电体130至少位于芯片110上。

在本实施例中，芯片连接件115可以位于芯片110的主动面110a。芯片连接件115可以具有顶面115a及连接于顶面115a的侧面115c。介电体130可以至少位于芯片110的主动面110a上。介电体130可以未直接覆盖和/或未直接接触部分侧面115c1(即，侧面115c中较为接近顶面115a的一部分)。介电体130可以直接覆盖和/或直接接触其余的部分侧面115c2(即，侧面115c中较为远离顶面115a的另一部分)。在一实施例中，芯片连接件115的顶面115a基本上可以为平面。

在本实施例中，从封装结构100的剖面看(如：图1J及图1K所示)，芯片连接件115的侧面115c的斜率基本上一致。在一实施例中，芯片连接件115的侧面115c基本上为平面(如：斜平面或垂直平面)。

在本实施例中，如果芯片连接件115为圆柱形，则侧面115c从俯视图中可以为圆柱形表面。

在本实施例中，芯片110可以还包括基材111。基材111可以为半导体基材。介电体130可以更直接覆盖和/或直接接触基材111的侧面111c。于封装结构100的厚度方向上，芯片连接件115的顶面115a可以为芯片连接件115中最远离基材111的外表面；和/或，介电体130基本上可以不位于芯片连接件115与基材111之间。

在本实施例中，芯片连接件115可以包括第一导电层115s以及位于第一导电层115s上的第二导电层115p，且第一导电层115s位于第二导电层115p与基材111之间。在一实施例中，介电体130可以侧向地完全地直接覆盖和/或侧向地完全地直接接触第一导电层115s。

在本实施例中，介电体130的顶面130a可以具有第一顶面区130a1，第一顶面区130a1自其与芯片连接件115相接触处P向远离芯片连接件115的方向延伸。芯片连接件115的顶面115a与第一顶面区130a1之间可以具有间距S35；和/或，第一顶面区130a1的粗糙度不同于与芯片连接件115的顶面115a的粗糙度。

在本实施例中，封装结构100可以还包括重布线路层结构150。重布线路层结构150可以位于芯片110及介电体130上。重布线路层结构150(如：其中最底的绝缘层151)、芯片连接件115与介电体130三者直接地相接触处P可以位于芯片连接件115的部分外平面表面(如：部分的侧面115c)中。也就是说，相接触处P远离和/或不位于其所位于的外平面表面(如：侧面115c)的边缘。也就是说，相接触处P不位于或远离侧面115c和顶面115a的相交处。也就是说，侧面115c和顶面115a的相交处与相接触处P之间具有对应的距离。相接触处P所位于的外平面表面可以不平行于基材111的顶面111a或芯片110的主动面110a。

在本实施例中，于封装结构100的厚度方向上，重布线路层结构150中至少部分的线路不重迭于芯片110；和/或，芯片连接件115的顶面115a与基材111之间的距离S15大于相接触处P与基材111之间的距离S13。

值得注意的是，于剖面上(如图1K或其他类似附图)，相接触处P是被示出为点状的形式。但在实际的立体对象中，相接触处P可以是为环形的线状。另外，于于剖面上(如图1K或其他类似附图)，可能会有多个相接触处P，但为求图示的简洁，并未一一地标示所有的相接触处P。

在一实施例中，于封装结构100的厚度方向上，介电体130的接近顶面130a的区域A1的碳元素浓度(如：碳元素的摩尔比例(molar ratio))可能会大于远离顶面130a的区域A2的碳元素浓度。前述的碳元素浓度例如可以借由常用的元素分析方式(如：能量散射X射线谱(Energy-dispersive X-ray spectroscopy，EDX)，但不限)而被测量或观察，但本发明不限于此。

在一实施例中，于介电体130与重布线路层结构150的界面(interface)区域A3(于测量上，可为包含其的区域；如：介电体130中接近顶面130a的区域；和/或介电体130的顶面130a上)，可能会有对应的碳粒或碳渣。前述的碳粒或碳渣例如可以借由扫描电子显微镜(Scanning Electron Microscope，SEM)而被测量或观察，但本发明不限于此。

图2是依照本发明的第二实施例的一种封装结构的部分剖视示意图。第二实施例的封装结构200和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图2可以是类似于图1J中区域R1的剖面示意图。

请参照图2，封装结构200包括芯片110以及介电体230。介电体230至少位于芯片110上。

在本实施例中，介电体230的顶面230a可以具有第一顶面区230a1以及第二顶面区230a2。第一顶面区230a1自其与芯片连接件115相接触处P向远离芯片连接件115的方向延伸。第二顶面区230a2与第一顶面区230a1相连。并且，第一顶面区230a1自其与芯片连接件115相接触处P逐渐接近第二顶面区230a2；和/或，第二顶面区230a2(或；自其延伸的虚拟面)与第一顶面区230a1之间的垂直距离，随着自第一顶面区230a1与芯片连接件115相接触处P向接近第二顶面区230a2的方向基本上逐渐地减少。也就是说，第一顶面区230a1基本上不为平面。也就是说，于芯片连接件115附近的部分介电体230较芯片连接件115更为内凹。

在一实施例中，介电体230的材质和/或形成方式可以相似于前述介电体130的材质和/或形成方式。举例而言，于形成介电体230的过程中，可以先进行减薄工艺，以移除部分的介电材料139(标示于图1B)；然后，再针对芯片连接件115附近的区域进行干蚀刻工艺，以使芯片连接件115的部分侧面115c被暴露。

在本实施例中，第一顶面区230a1与芯片连接件115的顶面115a之间可以具有间距S35；和/或，第一顶面区230a1的粗糙度不同于与芯片连接件115的顶面115a的粗糙度。

在一实施例中，芯片连接件115的顶面115a与第二顶面区230a2之间可以位于相同的平面上(即，共面)；和/或，第二顶面区230a2的粗糙度可以相同或近似于芯片连接件115的顶面115a的粗糙度。

在本实施例中，封装结构200可以还包括重布线路层结构150。重布线路层结构150可以位于芯片110及介电体230上。重布线路层结构150(如：其中最底的绝缘层151)、芯片连接件115与介电体230三者直接地相接触处P可以位于芯片连接件115的部分外平面表面(如：部分的侧面115c)中。

图3是依照本发明的第三实施例的一种封装结构的部分剖视示意图。第三实施例的封装结构300和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图3可以是类似于图1J中区域R1的剖面示意图。

请参照图3，封装结构300包括芯片110、介电体130以及重布线路层结构150。重布线路层结构150可以位于芯片110及介电体130上。重布线路层结构150(如：其中最底的线路层352或最底的绝缘层151)、芯片连接件115与介电体130三者直接地相接触处P可以位于芯片连接件115的部分外平面表面(如：部分的侧面115c)中。线路层352的材质和/或形成方式可以相似于前述线路层152的材质和/或形成方式。

在一实施例中，若在形成绝缘开口151d的过程中有开口位置的移位的现象，填入绝缘开口151d的部分线路层352可以更直接接触芯片连接件115的接近顶面115a的部分侧面115c。如此一来，可以降低对电性的影响。也就是说，可以具有较大的工艺裕度，而可以使封装结构300的制造较为简单和/或具有较高的良率。

图4是依照本发明的第四实施例的一种封装结构的部分剖视示意图。第四实施例的封装结构400和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图4可以是类似于图1J中区域R1的剖面示意图。

请参照图4，封装结构400包括芯片110、介电体130以及重布线路层结构150。重布线路层结构150可以位于芯片110及介电体130上。重布线路层结构150(如：其中最底的线路层452)、芯片连接件115与介电体130三者直接地相接触处P可以位于芯片连接件115的部分外平面表面(如：部分的侧面115c)中。线路层452的材质和/或形成方式可以相似于前述线路层152的材质和/或形成方式。

在一实施例中，若在形成绝缘开口151d的过程中有开口形状的改变和/或开口大小的改变的现象；和/或，绝缘开口151d因设计上的需求而具有较大的尺寸(如：大于芯片连接件115的顶面115a；可类似于图4所示)时，填入绝缘开口151d的部分线路层452可以更直接接触芯片连接件115的接近顶面115a的部分侧面115c，且围绕芯片连接件115。如此一来，可以降低对电性的影响。也就是说，可以具有较大的工艺裕度，而可以使封装结构400的制造较为简单和/或具有较高的良率。

值得注意的是，就本申请的说明中，图1J、图2、图3及图4虽然是以不同的实施例进行描述，但就封装结构(如：相似于封装结构100、封装结构200、封装结构300或封装结构400)整体结构上而言，仍可为同一封装结构中所包含。举例而言，在一未示出的实施例的封装结构中，其中一个芯片连接件115及其附近的剖视示意图可以如图1J、图2、图3及图4中的其中一个所示，而其中另一个芯片连接件115及其附近的剖视示意图可以如图1J、图2、图3及图4中的其中另一个所示。也就是说，图1J、图2、图3及图4所对应示出的其中两者、三者或四者可能存在于同一封装结构中。又举例而言，在一未示出的实施例的封装结构中，有可能因为开口偏差的关系，而在同一个芯片连接件115的不同剖面上具有如图1J、图2、图3及图4中的其中一个所示。

图5A及图5B是依照本发明的第五实施例的一种封装结构的部分剖视示意图。第五实施例的封装结构500和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图5B可以是对应于图5A中区域R5的放大图。

请参照图5A及图5B，封装结构500包括芯片110以及介电体130。芯片110包括芯片连接件515。介电体130至少位于芯片110上。

在本实施例中，芯片连接件515可以具有顶面515a及连接于顶面515a的侧面515c。芯片连接件515可以位于芯片110的主动面110a上。介电体130可以未直接覆盖和/或未直接接触部分侧面515c1(即，侧面515c中较为接近顶面515a的一部分)。介电体130可以直接覆盖和/或直接接触其余的部分侧面515c2(即，侧面515c中较为远离顶面515a的另一部分)。在一实施例中，芯片连接件515的顶面515a基本上可以为平面。

在本实施例中，从封装结构500的剖面看(如：图5A及图5B所示)，芯片连接件515的侧面515c的斜率基本上一致。在一实施例中，芯片连接件515的侧面515c基本上为平面(如：斜平面或垂直平面)。

在本实施例中，于封装结构500的厚度方向上，芯片连接件515的顶面515a可以为芯片连接件515中最远离基材111的外表面；和/或，介电体130基本上可以不位于芯片连接件515与基材111之间。

在本实施例中，芯片连接件515可以包括第一导电层515s以及位于第一导电层515s上的第二导电层515p，且第一导电层515s位于第二导电层515p与基材111之间。在一实施例中，第一导电层515s可以被称为种子层。在一实施例中，第二导电层515p可以被称为镀覆层。

在本实施例中，介电体130的顶面130a可以具有第一顶面区130a1，第一顶面区130a1自其与芯片连接件515相接触处P向远离芯片连接件515的方向延伸。芯片连接件515的顶面515a与第一顶面区130a1之间可以具有间距S35；和/或，第一顶面区130a1的粗糙度不同于与芯片连接件515的顶面515a的粗糙度。

在本实施例中，重布线路层结构150(如：其中最底的绝缘层151)、芯片连接件515与介电体130三者直接地相接触处P可以位于芯片连接件515的部分外平面表面(如：部分的侧面515c)中。也就是说，相接触处P远离和/或不位于其所位于的外平面表面(如：侧面515c)的边缘。相接触处P所位于的外平面表面可以不平行于基材111的顶面111a或芯片110的主动面110a。

在本实施例中，于封装结构500的厚度方向上，芯片连接件515的顶面515a与基材111之间的距离S15大于相接触处P与基材111之间的距离S13。

在本实施例中，于封装结构500的厚度方向上，至少某一芯片连接件515的其中一部分可以不重迭于连接垫112，且芯片连接件515完全重迭于基材111。在一实施例中，芯片连接件515的形式可以相似于线路层152、154的形式。在一实施例中，芯片连接件515可以被称为芯片上重布线路层(on-chip RDL)。在一实施例中，芯片连接件515可以被称为可以为扇入重布线路层(fan in RDL)。在一实施例中，芯片连接件515可以被称为芯片上扇入重布线路层(on-chip fan in RDL)。

图6A及图6B是依照本发明的第六实施例的一种封装结构的部分剖视示意图。第六实施例的封装结构600和/或其制造方法与第一实施例的封装结构100、第五实施例的封装结构500和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图6B可以是对应于图6A中区域R6的放大图。

请参照图6A及图6B，封装结构600包括芯片110以及介电体130。芯片110包括芯片连接件615。介电体130至少位于芯片110上。芯片连接件615可以包括第一芯片连接件617和第二芯片连接件618。连接垫112借由对应的第二芯片连接件618电连接于对应的第一芯片连接件617。

在本实施例中，第一芯片连接件617可以具有顶面617a及连接于顶面617a的侧面617c。介电体130可以未直接覆盖和/或未直接接触接近顶面617a的部分侧面617c。第一芯片连接件617可以位于芯片110的主动面110a上。第一芯片连接件617的顶面617a基本上可以为平面。介电体130可以直接覆盖和/或直接接触远离顶面617a的其余部分侧面617c。

在本实施例中，从封装结构600的剖面看(如：图6A及图6B所示)，第一芯片连接件617的侧面617c的斜率基本上一致。也就是说，第一芯片连接件617的侧面617c基本上为平面(如：斜平面或垂直平面)。

在本实施例中，如果第一芯片连接件617为圆柱形，则侧面617c从俯视图中可以为圆柱形表面。

在本实施例中，于封装结构600的厚度方向上，第一芯片连接件617的顶面617a可以为第一芯片连接件617中最远离基材111的外表面；和/或，介电体130基本上可以不位于第一芯片连接件617与基材111之间。并且，介电体130基本上可以不位于第二芯片连接件618与基材111之间。

在本实施例中，第一芯片连接件617可以包括第一导电层617s以及位于第一导电层617s上的第二导电层617p，且第一导电层617s位于第二导电层617p与基材111之间。介电体130可以侧向地完全地直接覆盖和/或侧向地完全地直接接触第一导电层617s。在一实施例中，第一导电层617s可以被称为种子层。在一实施例中，第二导电层617p可以被称为镀覆层。

在本实施例中，第二芯片连接件618可以包括第一导电层618s以及位于第一导电层618s上的第二导电层618p，且第一导电层618s位于第二导电层618p与基材111之间。介电体130可以侧向地完全地直接覆盖和/或侧向地完全地直接接触第一导电层618s和第二导电层618p。在一实施例中，第一导电层618s可以被称为种子层。在一实施例中，第二导电层618p可以被称为镀覆层。

在本实施例中，介电体130的顶面130a可以具有第一顶面区130a1，第一顶面区130a1自其与第一芯片连接件617相接触处P向远离第一芯片连接件617的方向延伸。第一芯片连接件617的顶面617a与第一顶面区130a1之间可以具有间距S35；和/或，第一顶面区130a1的粗糙度不同于与第一芯片连接件617的顶面617a的粗糙度。

在本实施例中，重布线路层结构150(如：其中最底的绝缘层151)、第一芯片连接件617与介电体130三者直接地相接触处P可以位于第一芯片连接件617的部分外平面表面(如：部分的侧面617c)中。也就是说，相接触处P远离和/或不位于其所位于的外平面表面(如：侧面617c)的边缘。相接触处P所位于的外平面表面可以不平行于基材111的顶面111a或芯片110的主动面110a。

在本实施例中，于封装结构600的厚度方向上，第一芯片连接件617的顶面617a与基材111之间的距离S15大于相接触处P与基材111之间的距离S13。

在本实施例中，于封装结构600的厚度方向上，至少某一第二芯片连接件618的其中一部分可以不重迭于连接垫112。

在一实施例中，第一芯片连接件617可以相似于前述的芯片连接件115；和/或，第二芯片连接件618可以相似于前述的芯片连接件515。

图7A及图7B是依照本发明的第七实施例的一种封装结构的部分剖视示意图。第七实施例的封装结构700和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。举例而言，图7B可以是类似于图7A中区域R7的剖面示意图。

请参照图7A及图7B，封装结构700包括芯片110以及介电体730。芯片110包括芯片连接件115。介电体730可以包括第一介电体731和第二介电体732。第一介电体731至少位于芯片110的主动面110a上。

在本实施例中，第一介电体731的材质可以不同于第二介电体732的材质。举例而言，第一介电体731的主要材质可以为聚酰亚胺(Polyimide，PI)，且第二介电体732的主要材质可以为环氧树脂(epoxy)。

在本实施例中，第一介电体731的形成方式可以不同于第二介电体732的形成方式。举例而言，第一介电体731的形成方式可以包括贴膜工艺(film lamination process)或涂布工艺(coating process)，且第二介电体732的形成方式可以包括模塑工艺(moldingprocess)。

在本实施例中，第一介电体731可以未直接覆盖和/或未直接接触部分侧面115c1(即，侧面115c中较为接近顶面115a的一部分)；和/或，第一介电体731可以直接覆盖和/或直接接触其余的部分侧面115c2(即，侧面115c中较为远离顶面115a的另一部分)。也就是说，于芯片连接件115附近的部分介电体730(如，部分的第一介电体731)较芯片连接件115更为内凹。

在本实施例中，第二介电体732可以更直接覆盖和/或直接接触基材111的侧面111c。于封装结构700的厚度方向上，介电体730基本上可以不位于芯片连接件115与基材111之间。

在本实施例中，第一介电体731可以侧向地完全地直接覆盖和/或侧向地完全地直接接触第一导电层115s。

在本实施例中，第一介电体731的顶面731a可以具有第一顶面区731a1，第一顶面区731a1自其与芯片连接件115相接触处P向远离芯片连接件115的方向延伸。芯片连接件115的顶面115a与第一顶面区731a1之间可以具有间距S35；和/或，第一顶面区731a1的粗糙度不同于与芯片连接件115的顶面115a的粗糙度。

在本实施例中，重布线路层结构150(如：其中最底的绝缘层151)、芯片连接件115与第一介电体731三者直接地相接触处P可以位于芯片连接件115的部分外平面表面(如：部分的侧面115c)中。也就是说，相接触处P远离和/或不位于其所位于的外平面表面(如：侧面115c)的边缘。相接触处P所位于的外平面表面可以不平行于基材111的顶面111a或芯片110的主动面110a。

图8是依照本发明的第八实施例的一种封装结构的部分剖视示意图。第八实施例的封装结构800和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。

请参照图8，封装结构800包括芯片110以及介电体130。

在本实施例中，封装结构800可以还包括盖件882。盖件882可以覆盖芯片110的背面110b。

在本实施例中，盖件882可以嵌于介电体130内。在一实施例中，盖件882的外表面882b可以与介电体130的底面130b共平面。

在一实施例中，盖件882可以具有良好的导热性。也就是说，盖件882可以适于作为散热件。

在一实施例中，盖件882可以具有良好的硬度。也就是说，盖件882可以适于作为支撑件。在一实施例中，盖件882可以是芯片背面保护层，以避免在表面贴装技术(SurfaceMount Technology，SMT)(拾放)的下放工艺期间造成芯片损坏/破裂。

在一实施例中，盖件882可以具有良好的电磁波遮蔽性。也就是说，盖件882可以适于作为电磁干扰屏蔽件(EMI shielding component)。

图9是依照本发明的第九实施例的一种封装结构的部分剖视示意图。第九实施例的封装结构900和/或其制造方法与第一实施例的封装结构100和/或其制造方法相似，其类似的构件或区域以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。

请参照图9，封装结构900包括芯片110以及介电体130。

在本实施例中，封装结构900可以还包括盖件983。盖件983可以覆盖芯片110的背面110b。

在本实施例中，盖件983可以更覆盖介电体130，且盖件983可以位于介电体130的底面130b上(于图9中为下方)。

在一实施例中，盖件983可以具有良好的导热性。也就是说，盖件983可以适于作为散热件。

在一实施例中，盖件983可以具有良好的硬度。也就是说，盖件983可以适于作为支撑件。在一实施例中，盖件983可以是芯片背面保护层，以避免在表面贴装技术(SurfaceMount Technology，SMT)(拾放)的下放工艺期间造成芯片损坏/破裂。此外，盖件983可以具有合适的机械特性(Tg、CTE、模量)以充当结构平衡层以最小化封装的单位翘曲。

在一实施例中，盖件983可以具有良好的电磁波遮蔽性。也就是说，盖件983可以适于作为电磁干扰屏蔽件。

值得注意的是，第八实施例的封装结构800和/或第九实施例的封装结构900可以类似于第一实施例的封装结构100，但本发明不限于此。于其他未示出的实施例中，类似于的封装结构800的封装结构和/或类似于的封装结构900的封装结构可以类似于其他实施例的封装结构。

综上所述，借由使芯片的芯片连接件附近的部分介电体较芯片连接件更为内凹，可以使本发明的封装结构及其制造方法的制造较为简单和/或具有较高的良率。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (16)

1.一种封装结构，其特征在于，包括：

芯片，包括位于主动面的芯片连接件；以及

介电体，至少位于所述芯片的所述主动面上，其中：

所述芯片连接件具有顶面及连接于所述顶面的侧面；

所述介电体未直接覆盖接近所述顶面的部分所述侧面。

2.根据权利要求1所述的封装结构，其特征在于，其中所述介电体覆盖远离所述顶面的其余部分所述侧面。

3.根据权利要求1所述的封装结构，其特征在于，其中从所述封装结构的剖面看，所述侧面的斜率基本上一致。

4.根据权利要求3所述的封装结构，其特征在于，其中所述芯片还包括基材，且于所述封装结构的厚度方向上，所述芯片连接件的所述顶面为所述芯片连接件中最远离所述基材的外表面。

5.根据权利要求3所述的封装结构，其特征在于，其中所述芯片连接件的所述顶面基本上为平面。

6.根据权利要求1所述的封装结构，其特征在于，其中所述芯片还包括基材，且于所述封装结构的厚度方向上，所述介电体基本上不位于所述芯片连接件与所述基材之间。

7.根据权利要求1所述的封装结构，其特征在于，其中所述介电体的顶面具有第一顶面区，所述第一顶面区自其与所述芯片连接件相接触处向远离所述芯片连接件的方向延伸，且所述第一顶面区与所述芯片连接件的所述顶面之间具有间距。

8.根据权利要求1所述的封装结构，其特征在于，其中所述介电体的顶面具有第一顶面区，所述第一顶面区自其与所述芯片连接件相接触处向远离所述芯片连接件的方向延伸，且所述第一顶面区的粗糙度不同于与所述芯片连接件的所述顶面的粗糙度。

9.根据权利要求1所述的封装结构，其特征在于，其中所述芯片还包括基材，所述芯片连接件包括第一导电层以及位于所述第一导电层上的第二导电层，且所述第一导电层位于所述第二导电层与所述基材之间。

10.根据权利要求9所述的封装结构，其特征在于，其中所述介电体完全地直接覆盖所述第一导电层。

11.根据权利要求1所述的封装结构，其特征在于，其中所述芯片还包括基材，且所述介电体更覆盖所述基材的侧面。

12.一种封装结构，其特征在于，包括：

芯片，包括半导体基材及位于所述半导体基材上的芯片连接件；

介电体，至少位于所述芯片上；以及

重布线路层结构，位于所述芯片及所述介电体上，其中所述芯片连接件、所述介电体与所述重布线路层结构三者直接相接触处位于所述芯片连接件的部分外平面表面中。

13.根据权利要求12所述的封装结构，其特征在于，其中于所述封装结构的厚度方向上，至少部分的所述重布线路层结构不重迭于所述芯片。

14.根据权利要求12所述的封装结构，其特征在于，其中于所述封装结构的厚度方向上，所述芯片连接件的顶面与所述半导体基材之间的距离大于所述直接相接触处与所述半导体基材之间的距离。

15.根据权利要求12所述的封装结构，其特征在于，其中所述直接相接触处所位于的所述外平面表面不平行于所述半导体基材的顶面。

16.一种封装结构的制造方法，其特征在于，包括：

提供芯片，其包括芯片连接件，其中所述芯片连接件具有顶面及连接于所述顶面的侧面；

形成介电材料于所述芯片上且直接覆盖所述芯片；以及

移除部分的所述介电材料以至少暴露出接近所述顶面的部分所述侧面，而形成介电体。