CN118368902A - 一种三维存储器的制作方法 - Google Patents
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Abstract
本发明公开了一种三维存储器的制作方法，属于半导体技术领域，所述制作方法包括：提供一衬底；在所述衬底内形成第一隔离结构和第二隔离结构，所述第一隔离结构和第二隔离结构垂直交叉分布，在所述衬底内形成多个垂直沟道，所述第二隔离结构的深度小于所述第一隔离结构的深度；在所述第二隔离结构底部的所述衬底内形成源极，整排所述垂直沟道共用同一所述源极；在所述垂直沟道四周依次形成栅极介质层和金属栅极，所述金属栅极与所述源极垂直分布；在所述垂直沟道上形成漏极，所述漏极和所述源极平行设置。通过本发明提供的一种三维存储器的制作方法，能够提高存储器的集成度，简化制作流程，降低生产成本，提高生产效率。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种三维存储器的制作方法。
背景技术
Nor Flash是一种非易失性存储器，它的结构存储单元是并行排列的且为行列寻址，最小寻址单位是字节，因其逻辑电路近似于“或非门”而得名Nor Flash。其特点是具有高读取速度、随机存取能力和高写入耐久性，它的高读取速度使其非常适合用于需要快速读取数据的应用，如微控制器或嵌入式处理器的代码存储。
而随着5G、人工智能(AI)以及物联网(IoT)等新一代信息技术的迅猛发展，海量且广泛的数据需要存储与处理，对半导体存储器的需求也在快速增长。在现今品类繁多的移动终端上，如可穿戴式设备，需要小尺寸的大容量的嵌入式存储。对NOR Flash的新需求越来越多，这强烈要求NOR Flash的新技术进步，目前，NOR Flash的结构一般为平面型，而平面型的结构会受到工艺节点的限制导致闪存器件中闪存单元的密度受限，从而使闪存器件的集成度较低，体积较大。
发明内容
本发明的目的在于提供一种三维存储器的制作方法，通过本发明提供的三维存储器的制作方法，能够提高存储器的集成度，简化制作流程，降低生产成本，提高生产效率。
为解决上述技术问题，本发明提供一种三维存储器的制作方法，至少包括：
提供一衬底；
在所述衬底内形成第一隔离结构和第二隔离结构，所述第一隔离结构和第二隔离结构垂直交叉分布，在所述衬底内形成多个垂直沟道，所述第二隔离结构的深度小于所述第一隔离结构的深度；
在所述第二隔离结构底部的所述衬底内形成源极，整排所述垂直沟道共用同一所述源极；
在所述垂直沟道四周依次形成栅极介质层和金属栅极，所述金属栅极与所述源极垂直分布；以及
在所述垂直沟道上形成漏极，所述漏极和所述源极平行设置。
在本发明一实施例中，所述制作方法还包括：
在形成第一隔离结构后，对所述衬底进行掺杂，形成源掺杂区，所述源掺杂区的深度小于所述第一隔离结构的深度；
采用选择性刻蚀回刻所述第一隔离结构，形成第一凹部；以及
在所述第一凹部内形成硬掩膜层。
在本发明一实施例中，所述制作方法还包括：
在所述衬底和所述硬掩膜层上形成图案化光刻胶层，所述图案化光刻胶层上设置多个长条形开口，且所述长条形开口与所述第一隔离结构垂直；
以所述图案化光刻胶层为掩膜，刻蚀所述衬底和所述硬掩膜层，形成凹槽，所述凹槽的底部位于所述源掺杂区内；
在所述凹槽的侧壁形成保护层，所述保护层暴露所述凹槽底部的所述衬底；
在所述凹槽内形成金属层；
对所述金属层进行退火处理，形成所述源极，以及
去除未反应的所述金属层。
在本发明一实施例中，所述制作方法还包括：
在形成所述源极后，在所述凹槽内沉积绝缘材料，形成所述第二隔离结构；
对所述第二隔离结构和所述保护层进行选择性回刻，所述第二隔离结构的表面低于所述衬底的表面，形成第二凹部；以及
在所述第二凹部暴露的所述垂直沟道的侧壁上形成侧墙结构。
在本发明一实施例中，所述金属栅极的制作方法包括：
在形成侧墙结构后，去除部分所述第二隔离结构、所述保护层以及所述第一隔离结构，形成开孔，所述开孔的底部与所述源掺杂区的表面齐平；以及
在所述开孔暴露的所述垂直沟道四周形成栅极介质层；
在所述开孔内完全填充金属材料层；以及
沿与所述第一隔离结构垂直的方向刻蚀所述金属材料层，形成金属栅极。
在本发明一实施例中，所述漏极的制作方法包括：
在填充所述金属材料层后，对所述垂直沟道远离所述源极的一端进行掺杂，形成漏掺杂区；
在形成金属栅极后，在所述金属栅极之间形成绝缘材料层，在所述绝缘材料层、所述金属栅极和所述衬底上形成层间介质层；
在所述层间介质层内形成导电插塞，所述导电插塞与所述漏掺杂区连接：以及
在所述层间介质层和所述导电插塞上形成漏极，整排所述垂直沟道共用所述漏极。
在本发明一实施例中，所述漏掺杂区的底部所在平面与所述金属栅极顶部所在平面重合，所述漏掺杂区和所述源掺杂区的掺杂类型与所述垂直沟道相反，所述漏掺杂区和所述源掺杂区的掺杂浓度相等。
在本发明一实施例中，所述存储器的存储单元的最小面积为4F2。
在本发明一实施例中，所述栅极介质层由所述垂直沟道表面起，包括隧穿层、存储层、缓冲层和阻挡层。
在本发明一实施例中，所述隧穿层包括依次形成第一隧穿层、第二隧穿层和第三隧穿层，所述第一隧穿层、所述第三隧穿层和所述缓冲层为氧化硅层，所述第二隧穿层和所述存储层为氮化硅层，所述阻挡层为氧化铝层。
综上所述，本发明提供一种三维存储器的制作方法，能够简化制作工艺，不需要多余连线，提高三维存储器件的连接性能。能够减少多道光阻，简化制作流程，极大的降低成本，提高生产效率。能够缩减小NOR闪存阵列的单元面积，以提高NOR闪存的密度，降低成本。能够使沟道的电场分布更加精确，提高存储器的性能。能够提高空穴隧道效率，提高擦除速度，同时降低擦除饱和度，能够减少电荷泄露，提高存储器的可靠性。通过形成三维存储器，能够突破工艺节点限制，提高闪存单元的密度，提高存储器的集成度，从而满足存储器在新一代信息技术的应用。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中三维存储器的示意图。
图2为一实施例中衬底的示意图。
图3为一实施例中在衬底内形成隔离沟槽的示意图。
图4为一实施例中衬底内形成第一隔离结构和源掺杂区的示意图。
图5为一实施例中回刻第一隔离结构形成第一凹部的示意图。
图6为一实施例中在第一凹部内形成硬掩膜层的示意图。
图7为一实施例中形成凹槽的示意图。
图8为图7沿A-A方向的剖视图。
图9为图7沿B-B方向的剖视图。
图10为一实施例中形成保护层并刻蚀后的示意图。
图11为图10沿A-A方向的剖视图。
图12为一实施例中形成金属层的示意图。
图13为一实施例中退火后形成源极的示意图。
图14为一实施例中去除未反应的金属层后的示意图。
图15为图14沿A-A方向的剖视图。
图16为图14沿B-B方向的剖视图。
图17为图14沿C-C方向的剖视图。
图18为一实施例中形成第二隔离结构的示意图。
图19为一实施例中在第二隔离结构上形成侧墙结构的示意图。
图20为图19沿A-A方向的剖视图。
图21为一实施例中去除部分第一隔离结构和第二隔离结构形成开孔的示意图。
图22为图21沿A-A方向的剖视图。
图23为图21沿B-B方向的剖视图。
图24为图21沿C-C方向的剖视图。
图25为一实施例中在垂直沟道四周形成栅极介质层的示意图。
图26为一实施例中在栅极介质层的剖面示意图。
图27为一实施例中在开孔内形成金属材料层的示意图。
图28为图27沿A-A方向的剖视图。
图29为一实施例中形成金属栅极的示意图。
图30为图29沿A-A方向的剖视图。
图31为一实施例中在金属栅极间沉积绝缘材料的示意图。
图32为一实施例中形成层间介质层和导电插塞的示意图。
图33为一实施例中形成漏极的示意图。
图34为图33沿A-A方向的剖视图。
图35为NOR闪存阵列和等效电路图。
标号说明：
10、衬底；110、隔离沟槽；11、第一隔离结构；12、第一凹部；13、硬掩膜层；14、凹槽；15、垂直沟道；16、保护层；17、金属层；18、源极；19、第二隔离结构；20、侧墙结构；21、开孔；22、栅极介质层；221、隧穿层；222、存储层；223、缓冲层；224、阻挡层；2211、第一隧穿层；2212、第二隧穿层；2213、第三隧穿层；23、金属栅极；231、金属材料层；24、间隔；25、绝缘材料层；26、层间介质层；27、导电插塞；28、漏极；101、源掺杂区；102、漏掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图1所示，本发明提供一种三维存储器，存储器例如为Nor Flash，包括衬底10、垂直沟道15、源极18、金属栅极23以及漏极28等。其中，垂直沟道15、源极18和金属栅极23设置在衬底10内，漏极28设置在衬底10上，且漏极28与源极18设置在垂直沟道15的两端，漏极28与源极18平行设置，金属栅极23与漏极28和源极18垂直设置。金属栅极23全包裹垂直沟道15，以提高存储器的性能。通过形成三维存储器，能够突破工艺节点限制，提高闪存单元的密度，提高存储器的集成度，从而满足存储器在新一代信息技术的应用。
请参阅图1至图2所示，在本发明一实施例中，首先提供衬底10，衬底10为任意适用的半导体材料，例如为蓝宝石、硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）或硅锗（GeSi）等基板，还包括这些半导体材料构成的叠层结构等，具体可根据半导体器件的制作要求进行选择。在本实施例中，衬底10例如为单晶硅衬底，且衬底10可以为P型衬底或N型衬底，本申请不作具体限制，具体依据存储器的制作要求进行选择。
请参阅图2至图3所示，在本发明一实施例中，刻蚀部分衬底10，在衬底10上形成多个隔离沟槽110。具体的，在衬底10上形成图案化光刻胶层（图中未显示），图案化光刻胶层上设置多个长条形开口，以图案化光刻胶层为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀，形成多个隔离沟槽110，在形成隔离沟槽110后，通过湿法清洗或灰化处理去除图案化光刻胶层。在其他实施例中，例如采用湿法刻蚀或湿法刻蚀和干法刻蚀相结合的工艺去除部分衬底10。在本实施例中，形成的隔离沟槽110的宽度和深度相同，且隔离沟槽110等距分布，即隔离沟槽110之间的衬底10的宽度相等。
请参阅图3至图4所示，在本发明一实施例中，在形成隔离沟槽110后，在隔离沟槽110内沉积隔离介质，直至隔离介质完全填充隔离沟槽110内。在沉积隔离介质前，可对隔离沟槽进行热氧化处理，圆角化隔离沟槽的底部的拐角，减少尖端漏电现象。在本实施例中，隔离介质例如为二氧化硅等绝缘材料。本发明并不限制隔离介质的沉积方式，例如可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或高深宽比化学气相淀积（HighAspect Ratio Process CVD，HARP-CVD）等沉积方式，以在隔离沟槽110内形成的隔离介质。在沉积完隔离介质后，以衬底10为研磨停止层，例如通过化学机械研磨（ChemicalMechanical Polishing，CMP）等平坦化工艺对隔离介质进行平坦化处理，获得第一隔离结构11，第一隔离结构11的表面与衬底10的表面齐平。
请参阅图4所示，在本发明一实施例中，在形成第一隔离结构11后，对衬底10进行掺杂，形成源掺杂区101，再通过快速高温热退火，激活掺杂离子，以降低后续形成的源极的电阻。其中，源掺杂区101内的掺杂离子类型与衬底10的掺杂类型相反。在本实施例中，源掺杂区101例如通过离子注入技术形成，通过控制注入能量，控制源掺杂区101的注入深度和注入范围。其中，源掺杂区101的深度小于第一隔离结构11的深度，且源掺杂区101的深度例如为第一隔离结构11的深度的三分之一至三分之二。
请参阅图4至图5所示，在本发明一实施例中，在形成第一隔离结构11后，对第一隔离结构11进行回刻，在第一隔离结构11上形成第一凹部12。在本实施例中，例如采用选择性干法刻蚀或选择性湿法刻蚀，只去除第一隔离结构11顶部的部分隔离介质，对衬底10不发生刻蚀。其中，第一凹部12的深度小于源掺杂区101的深度。通过选择性刻蚀，能够减少一道光阻，简化制作流程，加快制作速度，并降低成本。
请参阅图5至图6所示，在本发明一实施例中，在形成第一凹部12后，在第一凹部12以及衬底10上沉积硬掩膜层13，直至硬掩膜层13完全填充第一凹部12。在本实施例中，硬掩膜层13例如为氮化硅等与隔离介质不同的物质，且例如可以通过低压化学气相沉积法（LowPressure Chemical Vapor Deposition，LPCVD）或等离子体增强化学气相沉积（PlasmaEnhanced Chemical Vapor Deposition，PECVD）等方法形成，以提高硬掩膜层13的质量。在沉积硬掩膜层13后，以衬底为研磨停止层，例如通过化学机械研磨等平坦化工艺对硬掩膜层进行平坦化处理，平坦化后，硬掩膜层13的表面与衬底10的表面齐平。
请参阅图6至图7所示，在本发明一实施例中，在形成硬掩膜层后，在衬底10上形成图案化光刻胶层（图中未显示），图案化光刻胶层上设置多个长条形开口，且长条形开口与第一隔离结构11的延伸方向垂直。以图案化光刻胶层为掩膜，例如使用干法刻蚀向衬底10的方向进行刻蚀，形成多个凹槽14，在形成凹槽14后，通过湿法清洗或灰化处理去除图案化光刻胶层。在其他实施例中，例如采用湿法刻蚀或湿法刻蚀和干法刻蚀相结合的工艺去除部分衬底10。
请参阅图7至图9所示，在本发明一实施例中，图8为图7沿A-A方向的剖视图，图9为图7沿B-B方向的剖视图。其中，凹槽14与第一隔离结构11垂直分布，且凹槽14的底部位于源掺杂区101内。形成的多个凹槽14的宽度和深度相同，且凹槽14等距分布。在形成凹槽14与第一隔离结构11的过程中，通过两次刻蚀，在衬底10上形成多个垂直沟道15，垂直沟道15阵列分布，且垂直沟道15的深度小于第一隔离结构11的深度。在刻蚀过程中，通过控制范围和条件，垂直沟道15的形状例如为圆柱体或棱柱体等。在本实施例中，垂直沟道15的形状例如为圆柱体，但为了图片清晰，便于描述，附图以立方体形状展示。通过形成多个垂直沟道，用于形成三维存储器件，能够提高闪存单元的密度，提高存储器的集成度，且垂直沟道为单晶硅沟道，能够提高存储器的性能。
请参阅图7、图10至图11所示，在本发明一实施例中，图11为图10沿A-A方向的剖视图，在形成凹槽14后，在衬底10上以及凹槽14的底部和侧壁形成保护层16。其中，保护层16例如为氧化硅层，且例如可以通过原子层沉积（Atomic Layer Deposition，ALD）等方法形成。本发明并不限制保护层16的厚度，以满足制作要求即可。在形成保护层16后，采用干法刻蚀，且控制刻蚀过程中的偏置电压，进行垂直刻蚀，去除衬底10上以及凹槽14底部保护层16，仅保留凹槽14侧壁上的保护层16，以在后续形成源极过程中，保护垂直沟道15。通过垂直刻蚀，能够减少一道光阻，降低制作成本。
请参阅图10和图12所示，在本发明一实施例中，在形成保护层16后，在凹槽14底部沉积金属材料，形成金属层17，其中，金属层17内的金属材料例如为钴、镍、钨、钛和铂等中的至少一中。金属层17例如通过物理气相沉积（Physical Vapor Deposition，PVD）等方法形成，且金属层17的厚度例如为10nm~30nm，以确保后续形成源极的需要。
请参阅图12至图17所示，在本发明一实施例中，图15是图14沿A-A方向的剖视图，图16是图14沿B-B方向的剖视图，图17是图14沿C-C方向的剖视图。在形成金属层17后，再通过退火，金属层17内的金属材料与衬底10内的硅反应，形成金属硅化物层，而金属材料不与保护层16内的氧化硅反应。再例如通过湿法刻蚀去除未反应的金属层17，将形成的金属硅化物层定义为源极18。在退火过程中，金属材料同时扩散至垂直沟道15底部，与垂直沟道15底部的衬底10反应，形成金属硅化物层。即沿图14的A-A方向，源极18为长条形，在B-B方向，在硬掩膜层13的下方不形成源极，在C-C方向，不同排的存储单元的源极间隔设置，即后续形成的整排多个垂直沟道15共用同一源极18。在本发明中，源掺杂区101至少设置在源极18和垂直沟道15之间，以降低源极18的电阻，提高存储器件的电学性能。通过共用源极，不需要多余连线，能够简化制作工艺，提高连接性能。
请参阅图14和图18所示，在本发明一实施例中，在形成源极18后，在凹槽14内沉积绝缘介质，直至积绝缘介质完全填充凹槽14内。在本实施例中，绝缘介质例如和保护层16的材料相同，又例如为氧化硅等。本发明并不限制绝缘介质的沉积方式，例如可以通过化学气相沉积或高深宽比化学气相淀积等沉积方式，以在凹槽14内形成的绝缘介质。在沉积完绝缘介质后，以衬底10为研磨停止层，例如通过化学机械研磨等平坦化工艺对绝缘介质进行平坦化处理，获得第二隔离结构19，第二隔离结构19的表面与衬底10的表面齐平。在本实施例中，第二隔离结构19与第一隔离结构11垂直交叉设置，且第二隔离结构19的深度小于第一隔离结构11的深度。
请参阅图18和图20所示，在本发明一实施例中，图20为图19在A-A方向的剖视图。在形成第二隔离结构19后，对第二隔离结构19进行回刻，使第二隔离结构19的表面低于衬底10的表面，形成第二凹部（图中未显示）。在本实施例中，由于第二隔离结构19与衬底10以及第一隔离结构11上的硬掩膜层13的材料不同，第二隔离结构19和保护层16的材料相同，例如采用选择性干法刻蚀或选择性湿法刻蚀，只去除顶部的部分第二隔离结构19和保护层16，对衬底10和硬掩膜层13不发生刻蚀。在本实施例中，第二隔离结构19和保护层16进行回刻后，第二隔离结构19及保护层16的表面例如和第一隔离结构11的表面齐平，即第二凹部和前叙步骤中形成的第一凹部的深度相等。在其他实施例中，第二凹部和第一凹部的深度也可以不相等。
请参阅图19和图20所示，在本发明一实施例中，在回刻第二隔离结构19和保护层16后，在第二凹部内暴露的垂直沟道15的侧边形成侧墙结构20。具体的，在第二凹部的侧壁和底部以及衬底10顶部上形成侧墙介质层（图中未显示），侧墙介质层例如氧化硅、氮化硅或氮氧化硅等中的一种或多种叠层结构。对侧墙介质层进行刻蚀，仅保留第二凹部内的垂直沟道15侧边的侧墙介质层，形成侧墙结构20。在本实施例中，侧墙结构20的顶部例如和垂直沟道15的表面齐平，且侧墙结构20例如为圆弧形，且相邻的侧墙结构20不连接，暴露部分第二隔离结构19。通过形成侧墙结构，在后续制备过程中，保护顶部的部分垂直沟道15，用于形成漏极。
请参阅图19至图24所示，在本发明一实施例中，图22是图21沿A-A方向的剖视图，图23是图21沿B-B方向的剖视图，图24是图21沿C-C方向的剖视图。在形成侧墙结构20后，去除部分第二隔离结构19、保护层16以及第一隔离结构11，暴露出侧墙结构20和源极18之间的部分垂直沟道15，形成开孔21。在本实施例中，例如选择湿法刻蚀选择性去除部分第二隔离结构19、保护层16以及第一隔离结构11，又例如选择氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等，由于刻蚀前，第二隔离结构19、保护层16以及第一隔离结构11齐平，且材料相同，因此，刻蚀后，开孔21的底部齐平。在本实施例中，开孔21的底部和源掺杂区101的表面齐平，以确保器件的导通。
请参阅图21、图25和图26所示，在本发明一实施例中，在形成开孔21后，在开孔21暴露的垂直沟道15的四周形成栅极介质层22。在本实施例中，由垂直沟道的表面起，栅极介质层22包括隧穿层221、存储层222、缓冲层223和阻挡层224。其中，隧穿层221包括第一隧穿层2211、第二隧穿层2212和第三隧穿层2213，第一隧穿层2211和第三隧穿层2213例如为氧化硅层，第二隧穿层2212例如为氮化硅层，即隧穿层221为带隙工程ONO结构，存储层222例如为氮化硅层，缓冲层223例如为氧化硅层，阻挡层224例如为氧化铝层等高介电常数层。在本实施例中，隧穿层221、存储层222、缓冲层223和阻挡层224例如通过原子层沉积等方法形成，且隧穿层221、存储层222、缓冲层223和阻挡层224的厚度依据半导体器件的设计需要进行选择，以满足存储器的性能需求。通过设置ONO结构的隧穿层221，ONO结构的隧道势垒提高了空穴隧道效率，提高擦除速度，同时降低擦除饱和度，提高隧穿层的可靠性。阻挡层224能够在擦除过程中减少栅极注入，缓冲层223设置在阻挡层224和存储层222之间，能够减少电荷泄露，提高存储器的可靠性。
请参阅图25和图27所示，在本发明一实施例中，在形成栅极介质层22后，在开孔21内沉积金属材料，直至金属材料完全填充开孔21，形成金属材料层231。其中，金属材料层231例如通过等离子体增强化学气相沉积、高密度等离子体化学气相沉积、原子层沉积或物理气相沉积等方法沉积，且沉积的金属材料例如为钨、铜、铝或钛等。在沉积完成后，以衬底10为研磨停止层，例如通过化学机械研磨等平坦化工艺对金属材料层231进行平坦化处理，再通过选择性刻蚀去除侧墙结构之间的金属材料，使金属材料层231的顶部与栅极介质层22的顶部齐平。本发明通过多次选择性刻蚀，能够减少多道光阻，极大的降低成本，提高生产效率。
请参阅图27至图28所示，在本发明一实施例中，图28为图27沿A-A方向的剖视图。在形成金属材料层231后，对垂直沟道15进行掺杂，形成漏掺杂区102，在通过快速高温热退火，激活掺杂离子，以降低后续形成的漏极的电阻。其中，漏掺杂区102内的掺杂离子类型与衬底10的掺杂类型相反，漏掺杂区102的掺杂浓度例如与源掺杂区101的掺杂浓度相等。在本实施例中，漏掺杂区102例如通过离子注入技术形成，通过控制注入能量，控制漏掺杂区102的注入深度和注入范围。其中，漏掺杂区102的深度例如与侧墙结构的深度相等，即漏掺杂区102的底部所在平面与金属材料层231顶部所在平面重合。
请参阅图28至图31所示，在本发明一实施例中，图30为图29沿A-A方向的剖视图。在形成漏掺杂区102后，刻蚀部分金属材料层231，在与源极18垂直的方向上，形成长条形间隔24，使不同排之间的存储单元之间的金属材料层231断开，形成金属栅极23。在间隔24内沉积绝缘材料层25，且绝缘材料层25例如为氧化硅或氮化硅等，例如通过化学气相沉积或物理气相沉积等方法形成。在形成绝缘材料层25后，对绝缘材料层25进行平坦化处理，绝缘材料层25的表面不高于衬底10的表面。金属栅极23环绕垂直沟道15构成全栅极（Gate-All-Around，GAA），可以使沟道的电场分布更加精确，提高存储器的性能。
请参阅图31至图32所示，在本发明一实施例中，在形成绝缘材料层25后，在衬底10上形成层间介质层26，层间介质层26例如为氧化硅或低介电常数（Low-K）材料，低介电常数材料例如为氟化硅、碳氧化硅或氟氧化硅等中的一种，以提高形成的金属插塞的可靠性。且层间介质层26例如通过低压化学气相沉积法或高深宽比工艺等形成，以提高层间介质层26的填充能力。在沉积层间介质层26后，对层间介质层26进行以平坦化工艺，例如通过化学机械抛光工艺去除部分层间介质层26，确保层间介质层26的表面为平面，提高金属连接的便捷性。在形成层间介质层26后，在层间介质层26内形成多个开口（图中未显示）。在本实施例中，开口例如设置在垂直沟道15上，在形成开口后，在开口内沉积导电材料，以形成多个导电插塞27，导电插塞27与垂直沟道15上的漏掺杂区102连接。在沉积导电材料时，可先在开口内沉积金属阻挡层（图中未显示），且金属阻挡层例如为钽（Ta）、钛（Ti）、钌（Ru）、氮化钽（TaN）或氮化钛（TiN）等粘附性较好的物质，增强导电材料与开口的侧壁的粘附性，同时，减少导电材料向层间介质层的扩散，减少电迁移现象，提高半导体结构的电学性能。导电材料例如为金属铜、金属铝或金属钨等低电阻材料，在本实施例中，导电材料例如为金属钨。金属钨例如通过物理气相沉积或电镀等方式形成，且金属钨填充于开口内直至覆盖层间介质层26，再对金属钨进行平坦化处理，金属钨与开口两侧的层间介质层26齐平。
请参阅图32至图34所示，在本发明一实施例中，图34为图33沿A-A方向的剖视图。在形成导电插塞27后，在层间介质层26上形成漏极28。具体的，例如在层间介质层26上沉积金属材料，再对金属材料进行刻蚀，形成漏极28。其中，金属材料例如为金属铜等，且例如通过溅射、电镀或化学镀等方式沉积。在本实施例中，漏极28呈条状与多个导电插塞27连接，且漏极28与源极18平行设置，金属栅极23与漏极28和源极18垂直设置，以优化存储器的布局，提高存储器的性能。其中，金属栅极23作为字线（Word Line，WL），用来控制栅极的电位，源极18作为源线（Source Line，SL），用来控制源端的电位，漏极28作为位线（Bit Line，BL）用来控制漏端的电位。
请参阅图33至图35所示，在本发明一实施例中，形成的存储器中，能够获得存储单元的最小面积为4F2的NOR闪存阵列，极大的缩减小NOR闪存阵列的单元面积，以提高NOR闪存的密度，降低成本。如果需要读取指定单元的数据，只需在对应的字线WL上施加电压打开对应列的晶体管，随后在对应位线BL上施加读电压，此时指定单元的存储器上有电流由位线BL流向源线SL，在对应源线SL上读取电流即可获得存储器件的状态。如果需要将数据写入指定存储单元，只需在对应的字线WL上施加电压，此时对应列的晶体管处于开启状态，随后在对应位线BL或者源线SL上施加写电压，具体施加方式由需要写入的数据决定，此时器件被写入到需要的状态。
综上所述，本发明提供一种三维存储器的制作方法，能够简化制作工艺，不需要多余连线，提高三维存储器件的连接性能。能够减少多道光阻，简化制作流程，极大的降低成本，提高生产效率。能够缩减小NOR闪存阵列的单元面积，以提高NOR闪存的密度，降低成本。能够使沟道的电场分布更加精确，提高存储器的性能。能够提高空穴隧道效率，提高擦除速度，同时降低擦除饱和度，能够减少电荷泄露，提高存储器的可靠性。通过形成三维存储器，能够突破工艺节点限制，提高闪存单元的密度，提高存储器的集成度，从而满足存储器在新一代信息技术的应用。
在整篇说明书中提到“一个实施例(one embodiment) ”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种三维存储器的制作方法，其特征在于，至少包括：
提供一衬底；
在所述衬底内形成第一隔离结构和第二隔离结构，所述第一隔离结构和第二隔离结构垂直交叉分布，在所述衬底内形成多个垂直沟道，所述第二隔离结构的深度小于所述第一隔离结构的深度；
在所述第二隔离结构底部的所述衬底内形成源极，整排所述垂直沟道共用同一所述源极；
在所述垂直沟道四周依次形成栅极介质层和金属栅极，所述金属栅极与所述源极垂直分布；以及
在所述垂直沟道上形成漏极，所述漏极和所述源极平行设置。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述制作方法还包括：
在形成第一隔离结构后，对所述衬底进行掺杂，形成源掺杂区，所述源掺杂区的深度小于所述第一隔离结构的深度；
采用选择性刻蚀回刻所述第一隔离结构，形成第一凹部；以及
在所述第一凹部内形成硬掩膜层。
3.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述制作方法还包括：
在所述衬底和所述硬掩膜层上形成图案化光刻胶层，所述图案化光刻胶层上设置多个长条形开口，且所述长条形开口与所述第一隔离结构垂直；
以所述图案化光刻胶层为掩膜，刻蚀所述衬底和所述硬掩膜层，形成凹槽，所述凹槽的底部位于所述源掺杂区内；
在所述凹槽的侧壁形成保护层，所述保护层暴露所述凹槽底部的所述衬底；
在所述凹槽内形成金属层；
对所述金属层进行退火处理，形成所述源极，以及
去除未反应的所述金属层。
4.根据权利要求3所述的三维存储器的制作方法，其特征在于，所述制作方法还包括：
在形成所述源极后，在所述凹槽内沉积绝缘材料，形成所述第二隔离结构；
对所述第二隔离结构和所述保护层进行选择性回刻，所述第二隔离结构的表面低于所述衬底的表面，形成第二凹部；以及
在所述第二凹部暴露的所述垂直沟道的侧壁上形成侧墙结构。
5.根据权利要求4所述的三维存储器的制作方法，其特征在于，所述金属栅极的制作方法包括：
在形成侧墙结构后，去除部分所述第二隔离结构、所述保护层以及所述第一隔离结构，形成开孔，所述开孔的底部与所述源掺杂区的表面齐平；以及
在所述开孔暴露的所述垂直沟道四周形成栅极介质层；
在所述开孔内完全填充金属材料层；以及
沿与所述第一隔离结构垂直的方向刻蚀所述金属材料层，形成金属栅极。
6.根据权利要求5所述的三维存储器的制作方法，其特征在于，所述漏极的制作方法包括：
在填充所述金属材料层后，对所述垂直沟道远离所述源极的一端进行掺杂，形成漏掺杂区；
在形成金属栅极后，在所述金属栅极之间形成绝缘材料层，在所述绝缘材料层、所述金属栅极和所述衬底上形成层间介质层；
在所述层间介质层内形成导电插塞，所述导电插塞与所述漏掺杂区连接：以及
在所述层间介质层和所述导电插塞上形成漏极，整排所述垂直沟道共用所述漏极。
7.根据权利要求6所述的三维存储器的制作方法，其特征在于，所述漏掺杂区的底部所在平面与所述金属栅极顶部所在平面重合，所述漏掺杂区和所述源掺杂区的掺杂类型与所述垂直沟道相反，所述漏掺杂区和所述源掺杂区的掺杂浓度相等。
8.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述存储器的存储单元的最小面积为4F2。
9.根据权利要求1所述的三维存储器的制作方法，其特征在于，所述栅极介质层由所述垂直沟道表面起，包括隧穿层、存储层、缓冲层和阻挡层。
10.根据权利要求9所述的三维存储器的制作方法，其特征在于，所述隧穿层包括依次形成第一隧穿层、第二隧穿层和第三隧穿层，所述第一隧穿层、所述第三隧穿层和所述缓冲层为氧化硅层，所述第二隧穿层和所述存储层为氮化硅层，所述阻挡层为氧化铝层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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