CN118352392A - 抗浪涌电流碳化硅mosfet及其制备方法 - Google Patents

Abstract

本申请公开了一种抗浪涌电流碳化硅MOSFET及其制备方法，该MOSFET包括：衬底具有外延层，外延层背离衬底的一侧具有第一表面，外延层具有肖特基接触区；源栅结构具有源极、栅极和氧化层，栅极和源极均与外延层间隔设置；掺杂区包括第一区域和第二区域，部分第一区域位于外延层和源极之间，部分第二区域位于外延层和栅极之间，源极与第二表面的垂直距离小于栅极与第二表面的垂直距离；源极电极与肖特基接触区和第二掺杂区接触，且源极电极覆盖源栅结构；漏极电极；该MOSFET通过肖特基接触区提高了器件的反向特性，降低了器件的反向开启压降，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性。

Description

抗浪涌电流碳化硅MOSFET及其制备方法

技术领域

本申请涉及功率半导体领域，具体而言，涉及一种低反向导通压降的抗浪涌电流碳化硅MOSFET及其制备方法。

背景技术

当前碳化硅金属氧化物半导体场效应晶体管(SiC MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor)主要有两种方案可以有效提升器件的反向特性：(1)SiC MOSFET体外反并联肖特基势垒二极(Schottky Barrier Diode，SBD)作为续流二极管是目前有效避免寄生体二极管的普遍方案之一，但是会导致额外的芯片封装体积和寄生参数，增加了电路设计复杂性，降低了功率密度；采用体内集成SBD的SiC MOSFET结构可以有效降低体外反并联结构所产生的相关问题，即在MOSFET元胞内利用版图结构设计直接引入SBD，但是在反向续流时面对浪涌电流等瞬态大电流时，容易产生局部高温，导致金属烧毁，从而产生器件失效问题；(2)采用内嵌沟道二极管(Built-in Channel Doide，BCD)结构，通过将部分原有的多晶硅栅极变为多晶硅源极，使得器件在反向续流时电流路径通过源极金属-N⁺区-沟道-JFET区-N-区-衬底-漏极金属路径导电，有效避免了体二极管的开启，但是需要将一部分MOSFET沟道作为反向续流沟道，导致正向导通时沟道开启数量减少，降低了正向导通沟道密度，增加了导通电阻，影响器件功率密度。

发明内容

本申请提供一种低反向导通压降的抗浪涌电流碳化硅MOSFET及其制备方法，以解决相关技术中碳化硅MOSFET的开启电压大和器件功率密度较小导致的器件可靠性较低的问题。

根据本申请的一个方面，提供了一种低反向导通压降的抗浪涌电流碳化硅MOSFET包括：衬底，衬底的一侧具有外延层，外延层背离衬底的一侧具有第一表面，外延层中具有肖特基接触区，肖特基接触区的背离衬底的一侧表面位于第一表面中，且外延层具有第一掺杂类型；源栅结构，位于外延层的一侧，源栅结构包括栅极、源极和氧化层，栅极和源极均与外延层间隔设置；氧化层位于第一表面上，至少部分氧化层位于栅极和源极之间，至少部分氧化层位于栅极和第一表面之间，至少部分氧化层位于源极和第一表面之间，至少部分氧化层位于栅极和源极电极之间；掺杂区，位于外延层中，掺杂区包括第一区域和第二区域，外延层中具有第一区域与第二区域之间的间隔区域，部分第一区域位于至少部分第一氧化层和外延层之间，部分第二区域位于至少部分第二氧化层和外延层之间，第一氧化层位于源极和第一表面之间，第二氧化层位于栅极和第一表面之间，一部分肖特基接触区位于第一区域背离间隔区域的一侧并与第一区域接触，另一部分肖特基接触区位于第二区域背离间隔区域的一侧并与第二区域接触，第一氧化层的厚度为H₁，第二氧化层的厚度为H₂，H₁＜H₂；源极电极，位于外延层背离衬底的一侧，源极电极与肖特基接触区和第二掺杂区接触，且源极电极覆盖源栅结构；漏极电极，位于衬底背离外延层的一侧。

可选地，掺杂区背离衬底的一侧具有第二表面，第二表面位于第一表面中，第一区域和第二区域均包括第一掺杂区、第二掺杂区和第三掺杂区，其中：部分第一掺杂区位于掺杂区中远离第二表面的一侧，另一部分第一掺杂区背离衬底的一侧表面位于第二表面中，且第一掺杂区具有第二掺杂类型；第二掺杂区分别与第一掺杂区和源极电极接触，第二掺杂区与源极电极接触的表面位于第二表面中，且第二掺杂区具有第一掺杂类型；第三掺杂区分别与第一掺杂区、第二掺杂区和源极电极接触，第三掺杂区与源极电极接触的表面位于第二表面中，且第三掺杂区具有第二掺杂类型，第三掺杂区位于第二掺杂区和肖特基接触区之间，且与肖特基接触区接触，源极电极分别与部分第三掺杂区和肖特基接触区接触以形成肖特基接触，源极电极分别与部分第三掺杂区和第二掺杂区接触以形成欧姆接触。

可选地，第一掺杂区、第二掺杂区和第三掺杂区的掺杂浓度不同。

可选地，第一掺杂区包括第一子掺杂区和第二子掺杂区，第一子掺杂区，位于第二子掺杂区、第二掺杂区和第三掺杂区背离第一表面的一侧；第二子掺杂区，位于间隔区域与第二掺杂区之间。

可选地，第一子掺杂区和第二子掺杂区的掺杂浓度不同。

可选地，栅极在衬底上具有第一投影，源极在衬底上具有第二投影，第一区域和第二区域中的第二子掺杂区在衬底上具有第三投影，第一投影和第二投影在第一方向上的长度均大于第三投影在第一方向上的长度，第一方向为源极指向栅极的方向。

可选地，碳化硅MOSFET还包括电流扩展层，电流扩展层位于间隔区域中，电流扩展层分别与第一区域和第二区域接触，且电流扩展层具有第一掺杂类型。

可选地，衬底具有第一掺杂类型，碳化硅MOSFET还包括漏极电极，漏极电极位于衬底背离外延层的一侧。

根据本申请的一个方面，提供了一种低反向导通压降的抗浪涌电流碳化硅MOSFET的制备方法，包括以下步骤：提供衬底，衬底的一侧具有外延层，外延层背离衬底的一侧具有第一表面，且外延层具有第一掺杂类型；在外延层中形成掺杂区，掺杂区包括第一区域和第二区域，外延层中具有第一区域与第二区域之间的间隔区域，外延层中具有肖特基接触区，肖特基接触区的背离衬底的一侧表面位于第一表面中，一部分肖特基接触区位于第一区域背离所述间隔区域的一侧并与第一区域接触，另一部分肖特基接触区位于第二区域背离间隔区域的一侧并与第二区域接触；在外延层上形成源栅结构，以使源栅结构位于掺杂区背离外延层的一侧，源栅结构包括栅极、源极和氧化层，其中：栅极和源极均与外延层间隔设置，氧化层位于第一表面上，至少部分氧化层位于栅极和源极之间，至少部分氧化层位于栅极和第一表面之间，至少部分氧化层位于源极和第一表面之间，至少部分氧化层位于栅极和源极电极之间，部分第一区域位于至少部分第一氧化层和外延层之间，部分第二区域位于至少部分第二氧化层和外延层之间，第一氧化层位于源极和第一表面之间，第二氧化层位于栅极和第一表面之间，第一氧化层的厚度为H₁，位于第二氧化层的厚度为H₂，H₁＜H₂；在源栅结构上形成源极电极，以使源极电极位于外延层背离衬底的一侧，源极电极分别与肖特基接触区和部分掺杂区接触，且源极电极覆盖源栅结构；在衬底背离外延层的一侧形成漏极电极。

可选地，掺杂区具有位于第一表面中的第二表面，形成源栅结构的步骤包括：在第一表面上形成第一氧化层，以使第一氧化层具有第三表面和第四表面，第三表面到第二表面的垂直距离大于第四表面到第二表面的垂直距离；在第三表面和第四表面上分别形成栅极和源极，以使栅极与第二表面的垂直距离为H₂，源极与第二表面的垂直距离为H₁；在栅极和源极上形成第二氧化层，以使第二氧化层覆盖源极和栅极，第二氧化层中的部分位于源极和栅极之间具有至少部分第二氧化层。

可选地，形成掺杂区的步骤包括：在外延层中形成第一掺杂预备区，第一掺杂预备区具有第二掺杂类型；将第一掺杂预备区中的部分形成第二掺杂区，以使第二掺杂区与剩余的第一掺杂预备区和源极电极接触，掺杂区背离衬底的一侧具有第二表面，第二表面位于第一表面中，第二掺杂区与源极电极接触的表面位于第二表面中，且第二掺杂区具有第一掺杂类型；将剩余的第一掺杂预备区中的另一部分形成第三掺杂区，以使剩余的第一掺杂预备区形成第一掺杂区，第三掺杂区分别与剩余的第一掺杂区、第二掺杂区和源极电极接触，第三掺杂区与源极电极接触的表面位于第二表面中，且第三掺杂区具有第二掺杂类型。

可选地，形成第一掺杂区的步骤包括：在外延层中形成第一子掺杂区；将第一子掺杂区中的部分形成第二子掺杂区，以使第二子掺杂区位于剩余的第一子掺杂区背离衬底的一侧。

通过本申请，采用一种碳化硅MOSFET，碳化硅MOSFET包括衬底、源栅结构、掺杂区和源极电极，其中衬底上具有外延层，外延层中具有肖特基接触区，源极电极与肖特基接触区和掺杂区接触，且源极电极覆盖源栅结构，本申请一方面通过引入源极电极和氧化层形成沟道二极管，降低了碳化硅MOSFET的反向导通电阻，抑制了大电流状态下的源极电极热分布不均匀问题，提升了碳化硅MOSFET的反向特性和可靠性，另一方面通过源极电极与肖特基接触区形成的肖特基接触，降低了碳化硅MOSFET的反向续流导通电阻和反向开启电压，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例提供的一种碳化硅MOSFET的剖面示意图；

图2是根据本申请实施例提供的另一种碳化硅MOSFET的剖面示意图；

图3是根据本申请实施例提供的一种碳化硅MOSFET的制备方法的流程示意图；

图4是根据本申请实施例提供的一种碳化硅MOSFET的制备方法中，在衬底上形成外延层后基体的剖面结构示意图；

图5是在图4中示出的外延层中形成掺杂区后基体的剖面结构示意图；

图6是在图4中示出的外延层中形成第一掺杂预备区后基体的剖面结构示意图；

图7是在图6中示出的第一掺杂预备区中形成第二掺杂区和第三掺杂区后基体的剖面结构示意图；

图8是将图7中示出的第一掺杂区形成第一子掺杂区和第二子掺杂区后基体的剖面结构示意图；

图9是在图8中示出的基体上形成源栅结构后基体的剖面结构示意图；

图10是在图8中示出的基体上形成第一氧化层后基体的剖面结构示意图；

图11是在图10中示出的第一氧化层上形成栅极和源极后基体的剖面结构示意图；

图12是在图11中示出的栅极和源极上形成覆盖栅极和源极的第二氧化层后基体的剖面结构示意图；

图13是形成覆盖图9中示出的源栅结构的源极电极后基体的剖面结构示意图；

图14是根据本申请实施例和对比例的源-漏极电压与电流对应关系的示意图；

图15是根据本申请实施例和对比例的电流-芯片面积对应关系示意图；

图16是根据本申请实施例和对比例的温度曲线示意图；

图17是根据本申请实施例和对比例的电压-电容对应关系示意图。

其中，上述附图包括以下附图标记：

10、衬底；20、外延层；201、肖特基接触区；30、掺杂区；301、第一掺杂区；3011、第一子掺杂区；3012、第二子掺杂区；302、第二掺杂区；303、第三掺杂区；304、第一掺杂预备区；40、源栅结构；401、源极；402、栅极；403、氧化层；4031、第一氧化层；4032、第二氧化层；50、源极电极；60、电流扩展层；70、漏极电极；80、间隔区域；A、第一区域；B、第二区域。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

根据本申请的实施例，提供了一种低反向导通压降的抗浪涌电流碳化硅MOSFET。图1是根据本申请实施例的一种碳化硅MOSFET的剖面结构示意图。如图1所示，该碳化硅MOSFET包括：衬底10，衬底10的一侧具有外延层20，外延层20背离衬底10的一侧具有第一表面，外延层20中具有肖特基接触区201，肖特基接触区201的背离衬底10的一侧表面位于第一表面中，且外延层20具有第一掺杂类型；源栅结构40，位于外延层20的一侧，源栅结构40包括栅极402、源极401和氧化层403，栅极402和源极401均与外延层20间隔设置；氧化层403位于第一表面上，至少部分氧化层403位于栅极402和源极401之间，至少部分氧化层403位于栅极402和第一表面之间，至少部分氧化层403位于源极401和第一表面之间，至少部分氧化层403位于栅极402和源极401电极之间；掺杂区30，位于外延层20中，且掺杂区30背离衬底10的一侧具有第二表面，第二表面位于第一表面中，掺杂区30包括第一区域A和第二区域B，外延层20中具有第一区域A与第二区域B之间的间隔区域，部分第一区域A位于至少部分第一氧化层403和外延层20之间，部分第二区域B位于至少部分第二氧化层403和外延层20之间，上述第一氧化层位于上述源极和上述第一表面之间，上述第二氧化层位于上述栅极和上述第一表面之间，一部分肖特基接触区201位于第一区域A背离间隔区域的一侧并与第一区域A接触，另一部分肖特基接触区201位于第二区域B背离间隔区域的一侧并与第二区域B接触，第一氧化层的厚度为H₁，第二氧化层的厚度为H₂，H₁＜H₂；源极电极50，位于外延层20背离衬底10的一侧，源极电极50与肖特基接触区201和第二掺杂区302接触，且源极电极50覆盖源栅结构40，漏极电极70，位于衬底10背离外延层20的一侧。

需要注意的是，上述第一掺杂类型和上述第二掺杂类型可以分别为P型掺杂和N型掺杂，本申请实施例不做具体限定。

通过采用上述碳化硅MOSFET，碳化硅MOSFET包括衬底10、源栅结构40、掺杂区30、源极电极50和漏极电极70，其中衬底10具有外延层20，漏极电极70位于衬底10背离外延层20的一侧，外延层20中具有肖特基接触区201，源极电极50与肖特基接触区201和掺杂区30接触，且源极电极50覆盖源栅结构40通过碳化硅MOSFET的肖特基接触区201和源极电极50接触形成肖特基接触，提高了器件的反向特性，降低了器件的反向开启压降，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性，使器件正向导通能力得到保障，在晶体管通电时，掺杂区30和衬底10上外延层20中的肖特基接触区201分别与源极电极50接触，增加了沟道区数量，电流分布更均匀，避免了器件热烧毁，同时可以极大节省版图面积。

在上述可选的实施方式中，如图1所示，碳化硅MOSFET包括衬底10、源栅结构40、掺杂区30、源极电极50和漏极电极70，其中衬底10的一侧上的外延层20背离上述衬底10的一侧具有第一表面，外延层20背离衬底10的一侧为第一表面，外延层20中的肖特基接触区201背离衬底10的一侧表面处于第一表面中；掺杂区30在外延层20中，肖特基接触区201在掺杂区30的两侧，掺杂区在背离衬底10的一侧为第二表面，第二表面处于第一表面中；源栅结构40在外延层20的一侧，源栅结构40的栅极402和源极401均不与外延层20接触，氧化层403在第一表面上，第一氧化层位于源极和第一表面之间，第二氧化层位于栅极和第一表面之间，氧化层403用于将源极401和栅极402隔离，将源极401和外延层20隔离，将栅极402和外延层20隔离，将栅极402与源极电极50隔离，源极电极50与源极401之间通过在氧化层403中开通过孔进行连接，第一氧化层403的厚度为H₁，第二氧化层403的厚度为H₂，H₁＜H₂，掺杂区30具有第一区域A和第二区域B，第一区域A和第二区域B之间具有间隔区域，其中部分第一区域A在栅极402和第一表面之间的部分氧化层403和外延层20之间，部分第二区域B在源极401和第一表面之间的部分氧化层403和外延层20之间，源极电极50在外延层20背离衬底10的一侧，且与肖特基接触区201和掺杂区30接触，其中碳化硅MOSFET中的肖特基接触区201可以提高器件的反向特性，降低导通电阻，使器件正向导通能力得到保障，在晶体管通电时，掺杂区30和衬底10上外延层20中的肖特基接触区201分别与源极电极50接触，增加了沟道区数量，电流分布更均匀，避免了器件热烧毁，同时可以极大节省版图面积。

在上述可选的实施方式中，如图1所示，源极电极的厚度范围为0.02～10μm，源极电极的材料可以包括Ti、Ni、W、Al和Pt中的任一种或多种，本领域技术人员可以根据实际情况对源极电极的材料进行合理选取，本申请不做具体限定。

在上述可选的实施方式中，如图1所示，H₁的范围为20～100nm，H₂的范围为10～50nm。

在上述可选的实施方式中，衬底10的掺杂浓度为5×10¹⁸～1×10²⁰cm^-3，厚度为50～500μm；外延层20的掺杂浓度为1×10¹⁵～1×0¹⁸cm^-3，厚度为5～30μm，本领域技术人员可以根据实际情况对衬底和外延层的掺杂浓度和厚度进行合理选取，本申请不做具体限定。

在一些可选的实施方式中，如图1所示，掺杂区30背离衬底10的一侧具有第二表面，第二表面位于第一表面中，第一区域A和第二区域B均包括第一掺杂区301、第二掺杂区302和第三掺杂区303，其中：部分第一掺杂区301位于掺杂区30中远离第二表面的一侧，另一部分第一掺杂区301背离衬底10的一侧表面位于第二表面中，且第一掺杂区301具有第二掺杂类型；第二掺杂区302分别与第一掺杂区301和源极电极50接触，第二掺杂区302与源极电极50接触的表面位于第二表面中，且第二掺杂区302具有第一掺杂类型；第三掺杂区303分别与第一掺杂区301、第二掺杂区302和源极电极50接触，第三掺杂区303与源极电极50接触的表面位于第二表面中，且第三掺杂区303具有第二掺杂类型，第三掺杂区303位于第二掺杂区302和肖特基接触区201之间，且与肖特基接触区201接触，源极电极50分别与部分第三掺杂区303和肖特基接触区201接触以形成肖特基接触，源极电极50分别与部分第三掺杂区303和第二掺杂区302接触以形成欧姆接触。

在上述可选的实施方式中，如图1所示，第一区域A和第二区域B中均具有第一掺杂区301、第二掺杂区302和第三掺杂区303，其中第一掺杂区301在外延层20背离衬底10的一侧，且处于掺杂区30远离掺杂区30的第二表面的一侧，第一掺杂区301中的部分处于源栅结构40和外延层20之间；第二掺杂区302背离第一掺杂区301的一侧表面位于第二表面中，且与第一掺杂区301和源极电极50接触；第三掺杂区303背离第一掺杂区301的一侧表面位于第二表面中，且分别与第一掺杂区301、第二掺杂区302和源极电极50接触，第三掺杂区303位于第二掺杂区302和肖特基接触区201之间，且与肖特基接触区201接触，其中第二掺杂区302和部分第三掺杂区303分别与源极电极50接触形成欧姆接触，提高了场效应二极管的抗浪涌特性，另一部分第三掺杂区303和肖特基接触区201分别与源极电极50接触形成肖特基接触，降低了碳化硅MOSFET的反向续流导通电阻和反向开启电压，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性。

在上述可选的实施方式中，如图1所示，外延层20和第二掺杂区302均具有第一掺杂类型，第一掺杂区301和第三掺杂区303均具有第二掺杂类型；肖特基接触区201的宽度范围为0.8～3μm，肖特基接触区201的宽度处于该范围时，可以更好地提高器件的反向特性，降低导通电阻，使器件正向导通能力得到保障。

在一些可选的实施方式中，如图1所示，第一掺杂区301、第二掺杂区302和第三掺杂区303的掺杂浓度不同。

在上述可选的实施方式中，第一掺杂区301的掺杂浓度为1×10¹⁴～1×10¹⁶cm^-3，第二掺杂区302的掺杂浓度为1×10¹⁸～1×10²⁰cm^-3，第三掺杂区303的掺杂浓度为1×10¹⁶～1×10¹⁸cm^-3，本领域技术人员可以根据实际情况对衬底和外延层的掺杂浓度和厚度进行合理选取，本申请不做具体限定。

在一些可选的实施方式中，如图2所示，第一掺杂区301包括第一子掺杂区3011和第二子掺杂区3012，第一子掺杂区3011位于第二子掺杂区3012、第二掺杂区302和第三掺杂区303背离第一表面的一侧；第二子掺杂区3012位于间隔区域与第二掺杂区302之间。

在上述可选的实施方式中，如图2所示，第二子掺杂区3012位于第二掺杂区302和间隔区域之间，第一部分第一子掺杂区3011位于第二子掺杂区3012和外延层20之间，第二部分第一子掺杂区3011位于第二掺杂区302和外延层20之间，第三部分第一子掺杂区3011位于第三掺杂区303和外延层20之间，上述第一部分第一子掺杂区3011、第二部分第一子掺杂区3011和第三部分第一子掺杂区3011组成第一子掺杂区3011；第一子掺杂区3011的掺杂浓度、第二子掺杂区3012的掺杂浓度和第三掺杂区303的掺杂浓度是逐渐递增的，由此降低了载流子在第一掺杂区301和第三掺杂区303中的扩散，减小漏电流和改善器件的性能。

在一些可选的实施方式中，如图2所示，第一子掺杂区3011和第二子掺杂区3012的掺杂浓度不同。

在上述可选的实施方式中，如图2所示，第一子掺杂区3011的掺杂浓度为1×10¹⁴～1×10¹⁶cm^-3，第二子掺杂区3012的掺杂浓度为1×10¹²～1×10¹⁴cm^-3。

在一些可选的实施方式中，如图2所示，栅极402在衬底10上具有第一投影，源极401在衬底10上具有第二投影，掺杂区30包括第一区域A和第二区域B，第一区域A和第二区域B中的第二子掺杂区3012在衬底10上具有第三投影，第一投影和第二投影在第一方向X上的长度均大于第三投影在第一方向X上的长度，第一方向X为源极401指向栅极402的方向。

在上述可选的实施方式中，如图2所示，栅极402在衬底10上具有第一投影，源极401在衬底10上具有第二投影，第一区域A中的第二子掺杂区3012和第二区域B中的第二子掺杂区3012在衬底10上均具有第三投影，第一投影和第二投影在第一方向X上的长度均大于第三投影在第一方向X上的长度。

在一些可选的实施方式中，如图1和图2所示，碳化硅MOSFET还包括电流扩展层60，电流扩展层60位于间隔区域中，电流扩展层60分别与第一区域A和第二区域B接触，且电流扩展层60具有第一掺杂类型。

在上述可选的实施方式中，如图1和图2所示，在第一区域A和第二区域B之间的间隔区域中形成电流扩展层60，即电流扩展层60位于掺杂区中的第一区域A和第二区域B之间，电流扩展层60背离衬底10的一侧表面处于第一表面中，电流扩展层60与源极401和栅极402之间具有部分氧化层403，氧化层403将源极401和栅极402分别与电流扩展层60间隔开，防止电流外漏，通过引入源极401以及位于源极401靠近掺杂区30一侧的氧化层403，形成了沟道二极管，降低了器件反向导通电阻，抑制了大电流状态下的源极金属热分布不均匀问题，提升了器件的反向特性和可靠性。

在上述可选的实施方式中，如图1和图2所示，电流扩展层60具有第一掺杂类型，电流扩展层60的掺杂浓度小于外延层20的掺杂浓度，提高了器件导电性能和调节器件的工作电压和电流特性。

在上述可选的实施方式中，电流扩展层60的掺杂浓度为1×10¹⁶～1×10¹⁸cm^-3，本领域技术人员可以根据实际情况对衬底和外延层的掺杂浓度和厚度进行合理选取，本申请不做具体限定。

在一些可选的实施方式中，如图1和图2所示，衬底10具有第一掺杂类型，碳化硅MOSFET还包括漏极电极70，漏极电极70位于衬底10背离外延层20的一侧。

在上述可选的实施方式中，如图1和图2所示，漏极电极70在衬底10远离外延层20的一侧，衬底10具有第一掺杂类型，漏极电极70的材料可以为Pt、Ag和Cu中的任一种或多种，本申请不做具体限定。

根据本申请实施例，还提供了一种低反向导通压降的抗浪涌电流碳化硅MOSFET的制备方法，如图3所示，包括以下步骤：

步骤S100：提供衬底，衬底的一侧具有外延层，外延层背离衬底的一侧具有第一表面，且外延层具有第一掺杂类型；

步骤S200：在外延层中形成掺杂区，掺杂区包括第一区域和第二区域，外延层中具有第一区域与第二区域之间的间隔区域，外延层中具有肖特基接触区，肖特基接触区的背离衬底的一侧表面位于第一表面中，一部分肖特基接触区位于第一区域背离间隔区域的一侧并与第一区域接触，另一部分肖特基接触区位于第二区域背离间隔区域的一侧并与第二区域接触；

步骤S300：在外延层上形成源栅结构，以使源栅结构位于掺杂区背离外延层的一侧，源栅结构包括栅极、源极和氧化层，其中：栅极和源极均与外延层间隔设置，氧化层位于第一表面上，至少部分氧化层位于栅极和源极之间，至少部分氧化层位于栅极和第一表面之间，至少部分氧化层位于源极和第一表面之间，至少部分氧化层位于栅极和源极电极之间，部分第一区域位于至少部分第一氧化层和外延层之间，部分第二区域位于至少部分第二氧化层和外延层之间，第一氧化层位于源极和第一表面之间，第二氧化层位于栅极和第一表面之间，第一氧化层的厚度为H₁，位于第二氧化层的厚度为H₂，H₁＜H₂；

步骤S400：在源栅结构上形成源极电极，以使源极电极位于外延层背离衬底的一侧，源极电极与肖特基接触区和部分掺杂区接触，且源极电极覆盖源栅结构。

步骤S500：在衬底背离上述外延层的一侧形成漏极电极。

通过上述碳化硅MOSFET的制备方法制备碳化硅MOSFET，碳化硅MOSFET的肖特基接触区和源极电极接触形成肖特基接触，提高了器件的反向特性，降低了器件的反向开启压降，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性，使器件正向导通能力得到保障，在晶体管通电时，掺杂区和衬底上外延层中的肖特基接触区分别与源极电极接触，增加了沟道区数量，电流分布更均匀，避免了器件热烧毁，同时可以极大节省版图面积。

下面将结合附图更详细地描述根据本发明提供的碳化硅MOSFET的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，如图4所示，执行步骤S100：提供衬底10，衬底10的一侧具有外延层20，外延层20背离衬底10的一侧具有第一表面，且外延层20具有第一掺杂类型。

具体地，提供一个具有外延层20的衬底10，外延层20在背离衬底10的一侧表面为第一表面，外延层20具有第一掺杂类型，上述第一掺杂类型可以为P型掺杂或N型掺杂，本申请实施例不做具体限定。

在衬底的一侧形成外延层20之后，执行步骤S200：如图5所示，在外延层20中形成掺杂区，掺杂区位于外延层20中，掺杂区背离衬底10的一侧具有第二表面，第二表面位于第一表面中，掺杂区包括第一区域A和第二区域B，外延层20中具有第一区域A与第二区域B之间的间隔区域80，外延层20中具有肖特基接触区201，肖特基接触区201的背离衬底10的一侧表面位于第一表面中，一部分肖特基接触区201位于第一区域A背离间隔区域80的一侧并与第一区域A接触，另一部分肖特基接触区201位于第二区域B背离间隔区域80的一侧并与第二区域B接触。

具体地，如图4和图5所示，在步骤S100中提供的外延层20中进行离子注入形成掺杂区，以使掺杂区位于外延层20中，掺杂区背离衬底10的一侧表面为第二表面，第二表面位于第一表面中，掺杂区具有第一区域A和第二区域B，第一区域A和第二区域B之间具有间隔区域80，外延层20中具有至少接触设置于第一区域A背离间隔区域80的一侧的肖特基接触区201，即肖特基接触区201还可以位于和第二区域B背离间隔区域80的一侧的肖特基接触区201并与第二区域B接触。

在一些可选的实施方式中，形成掺杂区的步骤包括：

步骤S201：在外延层中形成第一掺杂预备区，第一掺杂预备区具有第二掺杂类型；

在上述可选的实施方式中，如图6所示，在外延层20中进行离子注入以形成第一掺杂预备区304，第一掺杂预备区304具有第二掺杂类型，图6中的间隔区域80和衬底10的结构与图5中的相同。

步骤S202：将第一掺杂预备区304中的部分形成第二掺杂区，以使第二掺杂区与剩余的第一掺杂预备区接触，第二掺杂区的背离第一掺杂预备区的一侧表面位于第二表面中，且第二掺杂区具有第一掺杂类型；

在上述可选的实施方式中，如图7所示，对第一掺杂预备区进行离子注入，以将步骤S202中形成的第一掺杂预备区中的部分形成第二掺杂区302，第二掺杂区302背离衬底10的一侧表面位于第二表面中，第二掺杂区302具有第一掺杂类型。

步骤S203：将剩余的第一掺杂预备区中的另一部分形成第三掺杂区，以使第一掺杂预备区形成第一掺杂区，第三掺杂区分别与剩余的第一掺杂区和第二掺杂区接触，掺杂区背离衬底的一侧具有第二表面，第二表面位于第一表面中，第三掺杂区的背离第一掺杂区的一侧表面位于第二表面中，且第三掺杂区具有第二掺杂类型。

在上述可选的实施方式中，如图7所示，对剩余的第一掺杂预备区进行离子注入以将步骤S203中形成的第一掺杂预备区中的另一部分形成第三掺杂区303，第三掺杂区303的背离衬底10的一侧表面位于第二表面中，且第三掺杂区303具有第二掺杂类型。此时，剩余第一预备掺杂预备区中除了形成第二掺杂区302和第三掺杂区303之外的部分为第一掺杂区301，部分第一掺杂区301位于外延层20与第三掺杂区303之间，部分第一掺杂区301位于外延层20与第二掺杂区302之间，部分第一掺杂区301位于间隔区域80与第二掺杂区302之间。

需要注意的是，上述形成第三掺杂区303的步骤S203也可以在形成第二掺杂区302的步骤S202之前，离子注入形成第一掺杂区、第二掺杂区和第三掺杂区的工艺条件可以为根据实际需求进行设定，本申请实施例不做具体限定。

在一些可选的实施方式中，如图8所示，可以将第一掺杂区中的部分形成沟道区。

具体地，如图8所示，形成第一掺杂区的步骤包括：对第一掺杂区进行进一步离子注入，以将第一掺杂区中的部分形成第二子掺杂区3012，第二子掺杂区3012位于间隔区域80和第二掺杂区302之间，未被离子注入的第一掺杂区即为第一子掺杂区3011，部分第一子掺杂区3011位于外延层20与第三掺杂区303之间，一部分第一子掺杂区3011位于外延层20与第二掺杂区302之间，一部分第一子掺杂区3011位于外延层20与第一子掺杂区3011之间，第一子掺杂区3011和第二子掺杂区3012构成第一掺杂区。

在上述可选的实施方式中，如图8所示，本实施例中的制备方法还包括：在间隔区域80中形成电流扩展层(图中未指出)，电流扩展层位于间隔区域80中，电流扩展层分别与第一区域和第二区域接触，且电流扩展层具有第一掺杂类型。

在外延层中形成掺杂区之后，执行步骤S300：在外延层上形成源栅结构，以使源栅结构位于掺杂区背离外延层的一侧，源栅结构包括栅极、源极和氧化层，其中：栅极和源极均与外延层间隔设置，氧化层位于第一表面上，至少部分氧化层位于栅极和源极之间，至少部分氧化层位于栅极和第一表面之间，至少部分氧化层位于源极和第一表面之间，至少部分氧化层位于栅极和源极电极之间，部分第一区域位于至少部分第一氧化层和外延层之间，部分第二区域位于至少部分第二氧化层和外延层之间，第一氧化层位于源极和第一表面之间，第二氧化层位于栅极和第一表面之间，第一氧化层的厚度为H₁，位于第二氧化层的厚度为H₂，H₁＜H₂；

具体地，如图9所示，在步骤S200中形成的外延层20背离衬底10一侧形成源栅结构40，源栅结构40位于掺杂区背离衬底10的一侧，源栅结构40中具有源极401、栅极402和氧化层403，在源极401和外延层20之间具有部分第一区域A，在栅极402和外延层20之间具有部分第二区域B，源极401与第二表面之间的垂直距离小于栅极402与第二表面之间的垂直距离，氧化层403用于将源极401和栅极402隔离，将源极401和外延层20隔离，将栅极402和外延层20隔离，并且将栅极402与源极电极50隔离，源极电极50与源极401之间通过在氧化层403中开通过孔进行连接，第一氧化层403的厚度为H₁，第二氧化层403的厚度为H₂，H₁＜H₂，引入源极401以及位于源极401靠近掺杂区30一侧的氧化层403，形成了沟道二极管，降低了器件反向导通电阻，抑制了大电流状态下的源极金属热分布不均匀问题，提升了器件的反向特性和可靠性。

在一些可选的实施方式中，形成源栅结构的步骤包括：

步骤S301：在第一表面上形成第一氧化层，以使第一氧化层具有第三表面和第四表面，第三表面到第一表面的垂直距离大于第四表面到第一表面的垂直距离；

在上述可选的实施方式中，如图10所示，先在第一表面上形成第一氧化层4031，第一氧化层4031具有台阶面，该台阶面为第一氧化层4031的背离第一表面的一侧表面，且该台阶面具有第三表面和第四表面，其中第三表面到第一表面之间的垂直距离大于第四表面到第一表面之间的垂直距离，上述具有台阶面的第一氧化层4031可以通过常规的沉积和刻蚀工艺形成，本申请不做具体限定。

步骤S302：如图11所示，在第三表面和第四表面上分别形成栅极402和源极401，以使栅极与第二表面的垂直距离为H₂，源极与第二表面的垂直距离为H₁；

在上述可选的实施方式中，如图11所示，在步骤S301中形成的第一氧化层4031的第三表面和第四表面上分别形成栅极402和源极401，以实现栅极402与第二表面的垂直距离H₂大于源极401与第二表面的垂直距离H₁，可以提高增加碳化硅MOSFET的性能。

步骤S303：如图12所示，在栅极402和源极401上形成第二氧化层4032，以使第二氧化层4032覆盖源极401和栅极402，第二氧化层4032中的部分位于源极401和栅极402之间具有至少部分第二氧化层4032。

在上述可选的实施方式中，如图12所示，在步骤S302中形成的源极401和栅极402上形成第二氧化层4032，第二氧化层4032覆盖于栅极402和源极401表面，且部分第二氧化层4032填充于栅极402和源极401之间，将栅极402和源极401隔离。

在外延层上形成源栅结构之后，如图13所示，执行步骤S400：在源栅结构上形成碳化硅MOSFET的源极电极50，以使源极电极50位于外延层20背离衬底10的一侧，源极电极50与肖特基接触区201和部分掺杂区30接触，且源极电极50覆盖源栅结构。

具体地，如图13所示，在步骤S300中形成的源栅结构40上形成源极电极50，源极电极50和外延层20中的肖特基接触区201和部分掺杂区30接触，源极电极50也覆盖在源栅结构40之上，且与栅极402不接触，肖特基接触区201和源极电极50接触形成肖特基接触，降低了器件反向开启电压，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性，在相同反向能力前提下，减小了牺牲沟道数量，提升了器件于正向的功率密度；掺杂区30和肖特基接触区201分别与源极电极50接触，增加了沟道区数量，电流分布更均匀，避免了器件热烧毁，同时可以极大节省版图面积。

如图13所示，第二掺杂区302和部分第三掺杂区303分别与源极电极50接触形成欧姆接触，提高了场效应二极管的抗浪涌特性，另一部分第三掺杂区303和肖特基接触区201分别与源极电极50接触形成肖特基接触，降低了碳化硅MOSFET的反向续流导通电阻和反向开启电压，均衡了器件浪涌鲁棒性，提升了器件功率密度和长期可靠性，其中第一掺杂区301与前述结构一致，在此不做重复叙述。

在源栅结构上形成源极电极之后，执行步骤S500：在衬底背离外延层的一侧形成漏极电极。

具体地，如图13所示，在衬底10背离外延层20的一侧形成漏极电极70，漏极电极70的材料可以为Ni、Fe、P、和Pt中的任一种或多种，本申请不做具体限定，图13中的源极401和氧化层403与前述结构一致，在此不做重复叙述。

下面将结合实施例和对比例进一步说明本申请实施例中的上述碳化硅MOSFET。

实施例1

如图1至图2所示，碳化硅MOSFET包括衬底10、源栅结构40、掺杂区30、漏极电极70和源极电极50，其中衬底10的一侧上具有外延层20，外延层20中具有肖特基接触区201；掺杂区30在外延层20中，掺杂区30中具有第一掺杂区301、第二掺杂区302和第三掺杂区303，其中第一掺杂区301具有第一子掺杂区3011、第二子掺杂区3012；肖特基接触区201在掺杂区30的两侧；源栅结构40在外延层20的一侧，源栅结构40的栅极402和源极401均不与外延层20接触，源栅结构40的至少部分氧化层403位于栅极402和源极401之间，至少部分氧化层403位于栅极402和第一表面之间，至少部分氧化层403位于源极401和第一表面之间，至少部分氧化层403位于栅极402和源极电极50之间；位于源极401和掺杂区之间的至少部分氧化层403的厚度为H₁，位于栅极402和掺杂区之间的至少部分氧化层403的厚度为H₂，H₁＜H₂；掺杂区30具有第一区域A和第二区域B，其中部分第一区域A在源极401和外延层20之间，部分第二区域B在栅极402和外延层20之间，第一区域A和第二区域B之间不接触。本实施例中的碳化硅MOSFET中各层的参数如表1所示。

对比例1

碳化硅MOSFET包括衬底、源栅结构、掺杂区、漏极电极和源极电极，其中衬底的一侧上具有外延层，掺杂区在外延层中，掺杂区中具有第一掺杂区、第二掺杂区和第三掺杂区；源栅结构在外延层的一侧，源栅结构的栅极和源极均不与外延层接触，位于源极和掺杂区之间的至少部分氧化层的厚度小于位于栅极和掺杂区之间的至少部分氧化层的厚度；掺杂区具有第一区域和第二区域，其中部分第一区域在源极和外延层之间，部分第二区域在栅极和外延层之间，第一区域和第二区域之间不接触。本对比例中的碳化硅MOSFET中各层的参数如表1所示。

对比例2

碳化硅MOSFET包括衬底、栅极结构、掺杂区、漏极电极和源极电极，其中衬底的一侧上具有外延层，掺杂区在外延层中，掺杂区中具有第一掺杂区、第二掺杂区和第三掺杂区；外延层中具有肖特基接触区，栅极结构在外延层的一侧，栅极结构的栅极不与外延层接触；掺杂区具有第一区域和第二区域，其中部分第一区域在源极和外延层之间，部分第二区域在栅极和外延层之间，第一区域和第二区域之间不接触。本对比例中的碳化硅MOSFET中各层的参数如表1所示。

表1

对实施例1、对比例1和对比例2中碳化硅MOSFET的性能进行测试，部分测试结果分别如图14至图17所示，其余测试结果见表2，其中：

图14示出了实施例1、对比例1和对比例2中碳化硅MOSFET的源-漏极电压(V_ds)和电流(I_ds)的关系曲线，根据图14可以看出实施例1中的反向开启电压更小，反向导通损耗更低；

图15中示出了实施例1和对比例1中碳化硅MOSFET的反向电流和芯片面积之间的关系曲线，由图15可以看出在不同反向额定电流下，实施例1的反向电流小，对应的芯片面积也更小；

图16示出了对实施例1、对比例1和对比例2中的碳化硅MOSFET进行在500A、1000A和1500A抗浪涌电流下随时间变化的温度变化的测试结果，由图16可以看出实施例1在500A的浪涌电流下，可以将器件结构温度控制在450K以下，实施例1在1000A和1500A的浪涌电流下，可以将器件结构温度控制在900K以下；

图17示出了实施例1和对比例2中碳化硅MOSFET的源-漏极电压(V_ds)和电容之间的关系曲线，由图17可以看出实施例1的电容特性和栅极电荷特性均优于对比例2。

表2

需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，

而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本申请的实施例而已，并不用于限制本申请。对于本领域技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本申请的权利要求范围之内。

Claims (11)

1.一种低反向导通压降的抗浪涌电流碳化硅MOSFET，其特征在于，包括：

衬底，所述衬底的一侧具有外延层，所述外延层背离所述衬底的一侧具有第一表面，所述外延层中具有肖特基接触区，所述肖特基接触区的背离所述衬底的一侧表面位于所述第一表面中，且所述外延层具有第一掺杂类型；

源栅结构，位于所述外延层的一侧，所述源栅结构包括栅极、源极和氧化层，其中：

所述栅极和所述源极均与所述外延层间隔设置；

所述氧化层位于所述第一表面上，至少部分所述氧化层位于所述栅极和所述源极之间，至少部分所述氧化层位于所述栅极和所述第一表面之间，至少部分所述氧化层位于所述源极和所述第一表面之间；

掺杂区，位于所述外延层中，所述掺杂区包括第一区域和第二区域，所述外延层中具有所述第一区域与所述第二区域之间的间隔区域，部分所述第一区域位于至少部分第一氧化层和所述外延层之间，部分所述第二区域位于至少部分第二氧化层和所述外延层之间，所述第一氧化层位于所述源极和所述第一表面之间，所述第二氧化层位于所述栅极和所述第一表面之间，一部分所述肖特基接触区位于所述第一区域背离所述间隔区域的一侧并与所述第一区域接触，另一部分所述肖特基接触区位于所述第二区域背离所述间隔区域的一侧并与所述第二区域接触，所述第一氧化层的厚度为H₁，所述第二氧化层的厚度为H₂，H₁＜H₂；

源极电极，位于所述外延层背离所述衬底的一侧，所述源极电极与所述肖特基接触区和所述掺杂区接触，且所述源极电极覆盖所述源栅结构，至少部分所述氧化层位于所述栅极和所述源极电极之间；

漏极电极，位于所述衬底背离所述外延层的一侧。

2.根据权利要求1所述的碳化硅MOSFET，其特征在于，所述掺杂区背离所述衬底的一侧具有第二表面，所述第二表面位于所述第一表面中，所述第一区域和第二区域均包括第一掺杂区、第二掺杂区和第三掺杂区，其中：

部分所述第一掺杂区位于所述掺杂区中远离所述第二表面的一侧，另一部分所述第一掺杂区背离所述衬底的一侧表面位于所述第二表面中，且所述第一掺杂区具有第二掺杂类型；

所述第二掺杂区分别与所述第一掺杂区和所述源极电极接触，所述第二掺杂区与所述源极电极接触的表面位于所述第二表面中，且所述第二掺杂区具有第一掺杂类型；

所述第三掺杂区分别与所述第一掺杂区、所述第二掺杂区和所述源极电极接触，所述第三掺杂区与所述源极电极接触的表面位于所述第二表面中，且所述第三掺杂区具有第二掺杂类型，所述第三掺杂区位于所述第二掺杂区和所述肖特基接触区之间，且与所述肖特基接触区接触，所述源极电极分别与部分所述第三掺杂区和所述肖特基接触区接触以形成肖特基接触，所述源极电极分别与部分所述第三掺杂区和所述第二掺杂区接触以形成欧姆接触。

3.根据权利要求2所述的碳化硅MOSFET，其特征在于，所述第一掺杂区、所述第二掺杂区和所述第三掺杂区的掺杂浓度不同。

4.根据权利要求2所述的碳化硅MOSFET，其特征在于，所述第一掺杂区包括第一子掺杂区和第二子掺杂区，其中：

所述第一子掺杂区，位于所述第二子掺杂区、所述第二掺杂区和所述第三掺杂区背离所述第一表面的一侧；

所述第二子掺杂区，位于所述间隔区域与所述第二掺杂区之间。

5.根据权利要求4所述的碳化硅MOSFET，其特征在于，所述第一子掺杂区和所述第二子掺杂区的掺杂浓度不同。

6.根据权利要求4所述的碳化硅MOSFET，其特征在于，所述栅极在所述衬底上具有第一投影，所述源极在所述衬底上具有第二投影，所述第一区域和所述第二区域中的所述第二子掺杂区在所述衬底上具有第三投影，所述第一投影和所述第二投影在第一方向上的长度均大于所述第三投影在所述第一方向上的长度，所述第一方向为所述源极指向所述栅极的方向。

7.根据权利要求1至5中任一项所述的碳化硅MOSFET，其特征在于，所述碳化硅MOSFET还包括：

电流扩展层，位于所述间隔区域中，所述电流扩展层分别与所述第一区域和所述第二区域接触，且所述电流扩展层具有第一掺杂类型。

8.一种权利要求1至7中任一项所述的低反向导通压降的抗浪涌电流碳化硅MOSFET的制备方法，其特征在于，包括以下步骤：

提供衬底，所述衬底的一侧具有外延层，所述外延层背离所述衬底的一侧具有第一表面，且所述外延层具有第一掺杂类型；

在所述外延层中形成掺杂区，所述掺杂区包括第一区域和第二区域，所述外延层中具有所述第一区域与所述第二区域之间的间隔区域，所述外延层中具有肖特基接触区，所述肖特基接触区的背离所述衬底的一侧表面位于所述第一表面中，一部分所述肖特基接触区位于所述第一区域背离所述间隔区域的一侧并与所述第一区域接触，另一部分所述肖特基接触区位于所述第二区域背离所述间隔区域的一侧并与所述第二区域接触；

在所述外延层上形成源栅结构，以使所述源栅结构位于所述掺杂区背离所述外延层的一侧，所述源栅结构包括栅极、源极和氧化层，其中：所述栅极和所述源极均与所述外延层间隔设置，所述氧化层位于所述第一表面上，至少部分所述氧化层位于所述栅极和所述源极之间，至少部分所述氧化层位于所述栅极和所述第一表面之间，至少部分所述氧化层位于所述源极和所述第一表面之间，至少部分所述氧化层位于所述栅极和所述源极电极之间，部分所述第一区域位于至少部分第一氧化层和所述外延层之间，部分所述第二区域位于至少部分第二氧化层和所述外延层之间，所述第一氧化层位于所述源极和所述第一表面之间，所述第二氧化层位于所述栅极和所述第一表面之间，所述第一氧化层的厚度为H₁，位于所述第二氧化层的厚度为H₂，H₁＜H₂；

在所述源栅结构上形成源极电极，以使所述源极电极位于所述外延层背离所述衬底的一侧，所述源极电极分别与所述肖特基接触区和部分所述掺杂区接触，且所述源极电极覆盖所述源栅结构；

在所述衬底背离所述外延层的一侧形成漏极电极。

9.根据权利要求8所述的制备方法，其特征在于，所述掺杂区具有位于所述第一表面中的第二表面，形成所述源栅结构的步骤包括：

在所述第一表面上形成第一氧化层，以使所述第一氧化层具有第三表面和第四表面，所述第三表面到所述第二表面的垂直距离大于所述第四表面到所述第二表面的垂直距离；

在所述第三表面和所述第四表面上分别形成所述栅极和所述源极，以使所述栅极与所述第二表面的垂直距离为H₂，所述源极与所述第二表面的垂直距离为H₁；

在所述栅极和所述源极上形成第二氧化层，以使所述第二氧化层覆盖所述源极和所述栅极，所述第二氧化层中的部分位于所述源极和所述栅极之间。

10.根据权利要求8所述的制备方法，其特征在于，形成所述掺杂区的步骤包括：

在所述外延层中形成第一掺杂预备区，所述第一掺杂预备区具有第二掺杂类型；

将所述第一掺杂预备区中的部分形成第二掺杂区，以使所述第二掺杂区与剩余的所述第一掺杂预备区和所述源极电极接触，所述掺杂区背离所述衬底的一侧具有第二表面，所述第二表面位于所述第一表面中，所述第二掺杂区与所述源极电极接触的表面位于所述第二表面中，且所述第二掺杂区具有第一掺杂类型；

将剩余的所述第一掺杂预备区中的另一部分形成第三掺杂区，以使剩余的所述第一掺杂预备区形成第一掺杂区，所述第三掺杂区分别与剩余的所述第一掺杂区、所述第二掺杂区和所述源极电极接触，所述第三掺杂区与所述源极电极接触的表面位于所述第二表面中，且所述第三掺杂区具有第二掺杂类型。

11.根据权利要求10所述的制备方法，其特征在于，形成所述第一掺杂区的步骤包括：

在所述外延层中形成第一子掺杂区；

将所述第一子掺杂区中的部分形成第二子掺杂区，以使所述第二子掺杂区位于剩余的所述第一子掺杂区背离所述衬底的一侧。