CN118251767A - 用于静电放电事件的面积高效的电平转换触发电路 - Google Patents

用于静电放电事件的面积高效的电平转换触发电路 Download PDF

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CN118251767A CN202280072163.3A CN202280072163A CN118251767A CN 118251767 A CN118251767 A CN 118251767A CN 202280072163 A CN202280072163 A CN 202280072163A CN 118251767 A CN118251767 A CN 118251767A
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Abstract

一种触发电路包括串联连接的第一电容器和第二电容器、控制设备和该触发电路的输出端。该第一电容器连接到第一电压轨和公共节点。该第二电容器连接到第二电压轨和该公共节点。该控制设备具有耦合到该公共节点的第一端子和用于接收控制信号的控制端子。该控制信号可与该第一电压轨和该第二电压轨上的瞬变解耦。该触发电路的该输出端耦合到该公共节点。

Description

用于静电放电事件的面积高效的电平转换触发电路
相关申请的交叉引用
本专利申请要求2021年11月9日提交的待决美国申请17/522,729号的优先权，该待决美国申请被转让给本申请的受让人，并且据此以引用方式如同在下文全面阐述一样并且出于所有适用目的明确地并入本文。
技术领域
本公开整体涉及用于集成电路的接口电路，并且更具体地，涉及可增强集成电路设备中的静电放电保护的电路。
背景技术
电子设备技术在过去几年中已经出现爆炸式增长。例如，更好的通信、硬件、更大的网络和更可靠的协议推动了蜂窝和无线通信技术的发展。无线服务提供商现在能够为他们的客户提供一系列不断扩展的特征和服务，并为用户提供前所未有的访问信息、资源和通信的水平。为了跟上这些服务增强的步伐，移动电子设备(例如，蜂窝电话、平板设备、膝上型计算机等)变得比以往任何时候都更强大和复杂。持续的服务增强需要工艺技术进步，工艺技术进步可为集成电路(IC)设备提供不断提高的性能和晶体管密度。
工艺技术进步趋于减小晶体管栅极长度和IC设备的其它特征尺寸。栅极长度和特征尺寸的减小可增加IC设备对静电放电(ESD)事件的敏感性。IC设备通常包括ESD保护电路，该ESD保护电路可在不同类型的ESD事件期间保护接口电路。可测试IC设备，以确保其满足关于ESD保护的最低工业标准。IC设备鉴定过程可包括基于人体模型(HBM)或基于ESD事件的带电设备模型(CDM)表征来测试IC设备对ESD事件的敏感性。一些ESD保护电路基于HBM或CDM，或者使用HBM或CDM来评估。HBM旨在表征设备对由人类触摸电子设备导致的±1kV的ESD事件所引起损坏的敏感性。CDM旨在表征设备对±250伏的ESD事件所引起损坏的敏感性，该ESD事件与通过直接接触充电或场感应充电突然释放IC芯片或封装件中积累的能量有关。
在大规模IC设计和半导体制造工艺的某些方面的变化(包括减小工艺最小特征尺寸)可能会造成IC设备对ESD事件的新的或不同的敏感性。因此，需要不断改进IC接口电路的ESD保护。
发明内容
本公开的某些方面涉及可在IC设备中提供增强ESD保护的系统、装置、方法和技术。本文所公开的一些示例适用于IC中的接口电路，包括高速低功耗同步动态随机存取存储器中的接口电路。本文所公开的一些示例适用于保护电路，这些电路位于用于实施IC设备的某些核心特征的低电压域与用于设备输入和输出(输入/输出或I/O)的高电压域之间的边界处。
在本公开的一个方面，一种触发电路包括串联连接的第一电容器和第二电容器、控制设备和该触发电路的输出端。该第一电容器连接到第一电压轨和公共节点。该第二电容器连接到第二电压轨和该公共节点。该控制设备具有耦合到该公共节点的第一端子和用于接收控制信号的控制端子。该控制信号可与该第一电压轨和该第二电压轨上的瞬变解耦。该触发电路的该输出端耦合到该公共节点。
在本公开的一个方面，一种装置包括：用于对第一电压轨和第二电压轨之间的电压差进行分压的构件，用于对该电压差进行分压的该构件包括在公共节点处串联连接的第一电容器和第二电容器；和用于对该公共节点进行选择性地放电的构件。该第一电容器连接到该第一电压轨并且该第二电容器连接到该第二电压轨。用于对该公共节点进行选择性地放电的该构件包括控制设备，该控制设备具有耦合到该公共节点的第一端子和被配置为接收控制信号的控制端子。该控制信号可与该第一电压轨和该第二电压轨上的瞬变解耦。触发输出端耦合到该公共节点。
在本公开的一个方面，一种用于触发静电放电保护电路的方法包括：将电容器分压器电路配置为对第一电压轨和第二电压轨之间的电压差进行分压，该电容器分压器电路包括在公共节点处串联连接的第一电容器和第二电容器；以及将控制设备配置为对该公共节点进行放电。该第一电容器连接到该第一电压轨并且该第二电容器连接到该第二电压轨。该控制设备具有耦合到该公共节点的第一端子和被配置为接收控制信号的控制端子。该控制信号与该第一电压轨和该第二电压轨上的瞬变解耦。触发输出端耦合到该公共节点。
在某些示例中，该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨和该第二电压轨的电压幅值处于相应标称值时接通该控制设备。该控制设备可包括控制晶体管。当该控制晶体管接通时，该触发输出端可具有由该控制晶体管的源极-漏极电压确定的电压。
在某些示例中，该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨或该第二电压轨的电压幅值超过阈值最小电压时断开该控制设备。在一个示例中，在ESD事件期间超过该阈值最小电压。
在一个示例中，该触发输出端具有与ESD事件期间该第一电容器和该第二电容器的电容值的比率相关的电压。在一个示例中，该控制设备的该控制端子通过电阻-电容电路耦合到该控制信号。
在一个示例中，该控制设备是nMOS晶体管。该nMOS晶体管的源极可通过电阻耦合到该第一电压轨或该第二电压轨。在某些示例中，使用IC设备来实现该装置。该触发输出端可耦合到该IC设备的输出电路中的晶体管。该触发输出端可耦合到驱动该集成电路设备的输出电路的晶体管。
附图说明
图1示出了ESD事件的示例。
图2示出了接口电路的示例，该接口电路在IC设备中提供ESD保护。
图3示出了在ESD事件期间可能易受损坏的电路的示例。
图4示出了受关断晶体管保护的电路中的触发器的用户。
图5示出了IC设备中的包括根据本公开的某些方面配置或适配的触发电路的ESD保护电路的第一示例。
图6示出了IC设备中的包括根据本公开的某些方面配置或适配的触发电路的ESD保护电路的第二示例。
图7是例示根据本文所公开的某些方面的用于触发ESD保护电路的方法的示例的流程图。
具体实施方式
下文结合附图阐述的具体实施方式旨在作为对各种配置的描述，而不旨在表示能够实践本文所描述的概念的唯一配置。为了提供对各种概念的透彻理解，具体实施方式包括具体细节。然而，对于本领域的技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，为了避免对这些概念造成模糊，公知的结构和部件是以框图形式示出的。
现在参照附图，描述本公开的若干示例性方面。字词“示例性的”在本文中用于意指“用作示例、实例、或例证”。本文中被描述为“示例性的”任何方面未必被解释为比其他方面优选或具有优势。
术语“计算设备”和“移动设备”在本文中可互换用于指代以下各项中的任何一者或全部：服务器、个人计算机、智能电话、蜂窝电话、平板电脑、膝上型计算机、上网本、超级本、掌上型计算机、个人数据助理(PDA)、无线电子邮件接收器、支持多媒体因特网的蜂窝电话、全球定位系统(GPS)接收器、无线游戏控制器和包括可编程处理器的类似个人电子设备。虽然各个方面在具有有限资源(例如，处理能力、电池、大小等)的移动设备(例如，智能电话、膝上型计算机等)中尤其有用，但是这些方面通常在可受益于处理器性能提高和能量消耗减少的任何计算设备中有用。
术语“多核处理器”在本文中用于指代包含被配置为读取和执行程序指令的两个或更多个独立处理单元或核心(例如，CPU核心等)的单个集成电路(IC)芯片或芯片封装件。术语“多处理器”在本文中用于指代包括被配置为读取和执行程序指令的两个或更多个处理单元的系统或设备。
术语“片上系统”(SoC)在本文中用于指代包含集成在单个基板上的多个资源和/或处理器的单个集成电路(IC)芯片。单个SoC可包含用于数字、模拟、混合信号和射频功能的电路。单个SoC还可包括任何数量的通用和/或专用处理器(数字信号处理器(DSP)、调制解调器处理器、视频处理器等)、存储块(例如，只读存储器(ROM)、随机存取存储器(RAM)、闪存等)和资源(例如，定时器、稳压器、振荡器等)，其中的任何一者或全部可被包括在一个或多个核心中。
本文所述的存储器技术可适于存储指令、程序、控制信号和/或数据，以供在计算机或其它数字电子设备中使用或者由计算机或其它数字电子设备使用。对与个别存储器类型、接口、标准或存储器技术相关的术语和/或技术细节的任何引用仅用于说明目的，并不旨在将权利要求的范围限制在特定的存储器系统或技术，除非在权利要求语言中进行了特别记载。移动计算设备体系结构的复杂性已经增长，并且现在通常包括多个处理器核心、SoC、协处理器、包括专用处理器的功能模块(例如，通信调制解调器芯片、GPS接收器等)、复杂的存储器系统、错综复杂的电互连(例如，总线和/或结构)和执行复杂且功率密集型软件应用程序(例如，视频流应用程序等)的许多其它资源。
用于制造半导体设备(包括IC设备)的工艺技术在不断改进。工艺技术包括用于制造IC设备并限定晶体管尺寸、运行电压和运行频率的制造方法。作为IC设备中电路的组成元件的特征可被称为技术节点和/或工艺节点。术语“技术节点”、“工艺节点”、“工艺技术”可用于表征特定半导体制造工艺和对应的设计规则。通过使用更小特征尺寸来生产能够制造更高密度IC的更小晶体管，不断开发更快和更高功效的技术节点。
在许多具体实施中，IC设备可包括内部核心电路与外围或I/O电路，和/或区分内部核心电路与外围或I/O电路。内部核心电路可被包括在IC的一部分中，该部分可被简称为“核心”，该“核心”执行某些功能，这些功能包括存储数据(存储器)、管理所存储的数据、执行某些逻辑功能、处理专用功能、加密、图像处理等等。IC的多个部分可被定义为核心。在许多示例中，核心中的设备和/或电路可被配置以在由工艺技术启用的最高可能运行频率下运行。在许多示例中，核心中的电路的运行频率可受功率预算限制，并且一些核心电路的运行频率可被配置为在功率预算内实现最快运行。可通过降低该核心的操作电压来实现高速电路中的较低功率消耗，并且不断发展工艺技术以支持不断降低的核心操作电压。
IC中的外围或I/O电路的功能包括以比用于运行核心设备和电路的电压电平更高的电压电平控制和驱动数据通信和通用I/O(GPIO)信号。可能需要外围和/或I/O电路来支持流入和流出IC设备的更高安培电流。在一些示例中，运行电压、电流和运行频率由工业或专有标准规定用于外围或I/O电路。核心与外围或I/O电路的运行特性之间的差异可随着每一代工艺技术而增加。
IC设备通常从外部电源接收电力。外部电源的示例包括电池、太阳能电池或太阳能电池板、开关电源和其它类型的电源转换器。外部电源可在不同的电压电平下提供电力，其中电压电平是相对于接地参考测量的。在一个示例中，该接地参考可被指定为0V电平。可提供多个轨道来将电流输送到电源，或从电源输送电流。每个轨道提供用于电流流动的低电阻路径，并且每个轨道可使用一个或多个导线、连接器、互连器、电路板上的迹线等来实施。该IC设备可耦合到该轨道中的两个或更多个轨道，并且可使用具有IC结构的低阻抗互连器或导电平面在内部延伸这些耦合的轨道。内部轨道在定义的电压电平下将电流传导到IC设备的各个部分。
在一些示例中，内部轨道可被称为内部电源或电源，尽管轨道可用作外部电源的管道。在一些示例中，内部电源可包括由电源调节电路、电源转换电路或步进电压电平或降压电压电平以供在IC设备内使用的电路驱动的内部轨道。
在一些示例中，可根据用途标记内部轨道。在一些示例中，IC设备或IC设备的部分的接地参考可标记为电压-源极-源极(Vss)，并且非0电压轨可标记为电压-漏极-漏极(Vdd)。在许多示例中，IC可提供标记为Vdd1,Vdd2,Vdd3,…VddX等的多个Vdd轨道。接地参考可为流经IC设备的电流提供返回路径。
在一些实例中，可在IC设备中识别不同的电压域。每个电压域可包括在公共电压电平下接收电力的多个设备或电路。在一个示例中，第一电压域可包括耦合在Vss与Vdd1之间的设备，第二电压域可包括耦合在Vss与Vdd2之间的设备，第三电压域可包括耦合在Vss与Vdd3之间的设备，等等。电压域也可被称为电源域。工艺技术的发展和晶体管技术的对应发展已经导致一些类型电路中栅极氧化物厚度的减小和运行电压的降低。
本公开的某些方面涉及IC设备中的输入/输出(I/O)电路，包括由提供核心电路与外围设备之间接口的电路包括或控制的I/O电路。外围设备和核心电路可使用相同或不同工艺技术来实施，并且可在相同或不同电压下运行。在一些示例中，接口可支持低速、较高电压的外围设备。在一些示例中，接口可支持高速、较低电压的外围设备。在一些示例中，接口可连接到通信总线，该通信总线在由工业标准定义的频率和电压下运行，并对I/O电路施加电流和功率要求。
在一个示例中，本公开的某些方面适用于提供核心电路与存储器设备之间接口的I/O电路。许多移动设备采用同步动态随机存取存储器(SDRAM)，包括低功耗双倍数据率SDRAM，其可被称为低功耗DDR SDRAM(LPDDR SDRAM)，或者在一些实例中被称为LPDDRx，其中x描述LPDDR SDRAM的技术形成。被设计为在较高运行频率下运行的较晚世代LPDDRSDRAM可在SoC或存储器设备的核心中采用较低电压电平，以减轻与较高运行频率相关联的功率增加。输入/输出(I/O)信号的电压电平可高于核心或存储器电压电平，并且堆叠晶体管可在I/O接口电路中采用，以提供可跨越核心或存储器电压电平与I/O焊盘的电压电平之间差异的输出驱动器。
在一些由电池供电的移动应用中，可使用多个电压导轨来节省电力并减少热量产生。在一个示例中，SoC输出驱动器可包括在该输出驱动器与一个或多个外围设备或电路之间共享的电压轨，并且可包括仅由核心电路或由外围设备或电路使用的电压轨。
为支持更高运行频率同时最小化功率消耗和耗散而实施的某些设计增强可增加对ESD事件的敏感性。在一个示例中，栅极氧化物厚度的减小会减小该设备在ESD事件期间能够承受的最大栅极-漏极、栅极-源极电压。在另一个示例中，当较高电压用于与外部设备接口，并且较低电压被提供用于运行核心电路时，出于功率节省目的使用多个电压轨或域可使设备易受ESD对较低电压栅极产生的损坏。在后一个示例中，可使用低阈值电压晶体管的堆叠来提供I/O驱动器，该I/O驱动器在大于核心电压范围的电压范围内切换。
静电放电(ESD)事件可在IC设备内生成电压或电流，该电压或电流超过额定操作参数(包括额定操作电压)。额定运行电压可位于针对某些设备、电路或接口焊盘定义的电压电平的标称运行范围内。在没有足够保护的情况下，接口焊盘附近的电路可能会损坏，从而促进I/O或ESD事件的其它源或入口点。ESD事件可能由于接地故障、IC设备附近的表面或接触点处静电荷的处理和累积的某种组合而发生。需要可在不损害I/O驱动电路的高速性能方面的情况下实现并且可减轻不同类型的ESD事件产生的浪涌的ESD保护电路增强。
本公开的某些方面是关于ESD事件的带电设备模型(CDM)表征来描述的。该CDM涉及当包括IC设备的芯片、芯片载体或封装件接触低阻抗电路径时发生的ESD事件。如果芯片、芯片载体或封装件携带累积的静电电荷，则可能会发生能量突然放电，从而导致在IC设备的I/O焊盘处出现高电压脉冲或尖峰。在一个或多个I/O焊盘处可观察到的电压可能超过IC设备中晶体管的额定容差，并且如果没有提供足够的ESD保护，则可能对晶体管栅极和IC设备的其它特征造成击穿或其它损坏。
图1示出了可由CDM表征的ESD事件100的示例。ESD事件100在IC设备102被放置在金属或其它导电表面104上时发生。在一些示例中，当芯片、芯片载体或封装件上的IC设备在被放置且接合或焊接到电路板之前被累积、组装或分类时，这种类型的ESD事件100可在制造或组装设施处发生。在一些示例中，当IC设备102由机器人拾取并被放置在电路板上或运输封装件中时，这种类型的ESD事件100可在制造设施处发生，其中该机器人可充当导电表面104。当IC设备102被放置在导电表面104上时，IC设备102中累积的电荷可通过一个或多个电势梯度106、108放电到导电表面104。放电可在I/O引脚或焊盘直接耦合到导电表面104之前或之后发生。
曲线图120示出了由CDM表征的ESD事件100的类型的示例。在该示例中，在IC设备102中累积的高百分比静电能量在初始脉冲或尖峰130中在短时间段122内放电。在一个示例中，ESD事件100可具有持续约5纳秒的持续时间124，其中初始尖峰130在约1纳秒之后结束。在一些实例中，放电可导致在4.7安培或更大的电流电平128下的第一峰值126。流经IC设备102的I/O焊盘的电流尖峰可导致IC设备102的接口电路中电压的对应尖峰。
用于保护输出驱动器的当前ESD保护方案通常包括连接在接口焊盘与输出电源轨之间的二极管，并且可包括具有可在ESD事件期间携带ESD电流的放电路径的箝位电路。
图2示出了接口电路200的示例，该接口电路在IC设备中提供ESD保护。在一个示例中，接口电路200可并入IC、SoC或其它设备中，该IC、SoC或其它设备通信地耦合到LPDDRSDRAM。接口电路200包括驱动器204，该驱动器可用于通过IC设备的I/O焊盘202发送信号。驱动器204可被配置为提供输出，该输出在电源轨(VDDX 210)与接地参考(VSSX 212)之间切换。ESD保护由二极管206、208的配对提供。第一二极管206耦合到VDDX 210和I/O焊盘202，并且在I/O焊盘202的电压保持低于VDDX 210时被反向偏置。第二二极管208耦合到VSSX 212和I/O焊盘202，并且在I/O焊盘202的电压保持高于VSSX 212时被反向偏置。ESD事件可导致通过I/O焊盘202并且通过一个或多个互连器传导的电流浪涌，该一个或多个互连器耦合到I/O焊盘202，该一个或多个互连器包括耦合I/O焊盘202和驱动器204的互连器。虽然互连器具有低电阻，但是I/O焊盘202相对于VDDX 210和/或VSSX 212的电压可在传导多安培ESD浪涌电流时显著改变。电压的该变化可足以正向偏置二极管206、208中的一个二极管，从而使得ESD浪涌电流能够被分流到远离驱动器204和IC设备的其它电路的VDDX 210或VSSX 212。
将ESD浪涌电流分流到VDDX 210或VSSX 212可增加VDDX 210与VSSX 212之间的电压差，如果不加以检查，这可能会对接口电路200中的设备施加应力或造成损坏。所示出的接口电路200包括耦合在VDDX 210与VSSX 212之间的电源轨箝位电路220。电源轨箝位电路220包括由串行RC网络224偏置的N型金属氧化物半导体(NMOS或nMOS)晶体管222。RC网络224具有与电阻器234串联耦合的电容器232。在例示的示例中，串行RC网络224耦合在电源VDDX210与接地参考VSSX 212之间。耦合电容器232和电阻器234的节点230通过缓冲放大器布置耦合到晶体管222的栅极，该缓冲放大器布置包括第一串联连接的反相器226和第二串联连接的反相器228。当施加到I/O焊盘202的ESD脉冲导致VDDX 210与VSSX 212之间的电压差增加时，电源轨箝位电路220确保从VDDX 210到VSSX 212的低阻抗路径。
在一个示例中，VDDX 210上的上升电压通过电容器232耦合到第一反相器226的输入端，从而迫使其输出为低。作为响应，第二反相器228的输出变高，从而接通晶体管222。当晶体管222接通时，ESD放电电流可开始在VDDX 210与VSSX 212之间流动。
某些情形可在ESD事件期间发生，这些情形可导致跨IC设备的一些内部节点的电势增加，从而导致跨设备的结的过量电压，这些过量电压在一些情况下可导致击穿。图3示出了在表示为高电压ESD电流源320的ESD事件期间可能易受损坏的电路300的示例。ESD事件可导致通过IC设备的I/O焊盘的浪涌电流，从而致使ESD保护电路被激活以便将ESD浪涌电流分流到IC设备的电源轨310。浪涌电流可与I/O焊盘处的电压的突然增加以及电源轨310相对于接地轨312或IC设备的另一电源轨的短期电压增加相关联。接收所分流的浪涌电流的电源轨310的电压可增加到高于指定最大电压，并且各个电路和设备中的电压差可增加到足以影响电路300的操作并且对电路300中的某些设备造成损坏。例如，由ESD事件在IC设备的内部节点处造成的电压差可致使跨晶体管的各种结产生无意的电势并且在一些情况下可导致结的击穿。
在例示的示例中，S3晶体管306的栅极电压在ESD事件期间跟随电源轨310并且可上升到足以接通S3晶体管306的电平。S1晶体管302的源极紧密跟随电源轨310的上升电压，而当S3晶体管306由于ESD浪涌而接通时，S1晶体管302的栅极-源极电压316取决于电压分压器308(R1/R2)。
在某些实例中，施加到S2晶体管304和S3晶体管306的使能信号314(En_sw)由一连串缓冲放大器电路提供并且可在ESD事件期间由于耦合到缓冲放大器电路的电源轨和ESD事件的性质的某一组合而无意地上升。在ESD事件期间，S1晶体管302的栅极-源极电压316可导致S1晶体管302的可靠性问题，并且可导致VPP_SW节点318处的潜在破坏性过电压转变。在一个示例中，当电源轨310的电压在ESD事件的影响下增加时，由栅极使能信号314(En_sw)施加到S3晶体管306的栅极的电压可上升。电源轨310的电压的增加可在某种程度上取决于IC设备中的二极管的结构，并且S1晶体管302的栅极-源极电压316取决于电压分压器308中的电阻器的相对电阻。(耦合到S1晶体管302的源极的)电源轨310与S1晶体管302的栅极-源极电压316的组合效应可导致S1晶体管302的可靠性问题并且可导致VPP_SW节点318上的电压升高。一些常规ESD保护电路试图通过使用触发机构以箝位或关断电路或设备来避免这些可靠性问题和VPP_SW节点318VPP_SW节点318上的潜在过电压状况。
当检测到ESD事件时，某些ESD保护电路可激活箝位电路或关断电路在一些示例中，触发机构可用于发起ESD箝位的活动模式。在一些示例中触发机构可用于在活动ESD事件期间关断某些晶体管以便保护电路免受例如由电源轨中的变化传播的浪涌电流或电压。图4示出了受关断晶体管(M1晶体管408)保护的电路400中的触发器的用户。在例示的示例中，S1晶体管402的源极紧密跟随电源轨410的上升电压，而当S3晶体管406接通时，S1晶体管402的栅极-源极电压422取决于电压分压器412(R1/R2)。电路400包括具有组合的电阻426和电容424的触发机构(RC电路418)，该触发机构被配置为生成耦合到M1晶体管408的触发信号416。其它触发机构可使用寄生双极性结型晶体管(BJT)中的骤回结构。寄生BJT是许多MOSFET中固有的。当在ESD引起的过电压期间由雪崩击穿产生的集电极到基极电流被施加到基极-集电极结时，骤回结构接通晶体管。
在例示的示例中，触发机构耦合到M1晶体管408。M1晶体管408被配置为在表示为高电压ESD电流源420的ESD事件期间断开S3晶体管406。ESD事件可致使ESD保护电路被激活以便将ESD浪涌电流分流到IC设备的电源轨310。RC电路418通过触发信号416将(例如)在I/O焊盘上产生的ESD电压的一部分施加到M1晶体管408的栅极输入端，从而接通M1晶体管408并且通过下拉耦合到S2晶体管404和S3晶体管406的栅极的使能信号414来关断(钳位)S1晶体管402和S2晶体管404。然后，晶体管S1的栅极处的电压跟踪ESD电压。
由图4中所例示的常规系统中的RC电路418产生的触发电压必须在所有预期操作条件下足够高以接通M1晶体管408并且足够低以保护M1晶体管408。M1晶体管408的RC时间常数必须覆盖ESD事件期间的整个过电压周期。例如，HBM型ESD事件通常具有持续高达几百纳秒的持续时间，而国际电工委员会(IEC)41000 4级和5级ESD事件可忍受几微秒。IEC41000标准对因电源线上由闪电、电源开关的操作和其它浪涌源导致的浪涌所引起的ESD事件进行分类。通常需要ESD保护电路中的触发电路来控制电路的触发电压和时间常数两者。需要低电阻来确保在触发信号416上提供的触发电压小于针对M1晶体管408指定的额定最大电压。需要低电容来提供足够高以实现电压分压的阻抗。低电阻与低电容组合产生低RC常数，并且对低电阻和低电容的要求可导致无法针对具有时间常数范围的ESD事件进行缩放。
在RC时间常数和触发信号所允许的最大电压之间存在紧密耦合。此外，通常需要大面积的IC设备来实现能够满足最大电压要求并且提供合适RC常数的RC电路418。另外，在常规电路中可能难以适应工艺、电压和温度(PVT)变化对RC时间常数的影响。一般来讲，针对具有表现出数量级差异的时间常数的ESD事件的单个基于RC的触发机构的设计极具挑战性，并且可能使基于RC的触发机构不切实际。
本公开的某些方面涉及可以可靠地对不同类型的ESD事件作出响应的触发机构。该触发机构可在宽泛的时间常数范围内将其触发电压维持在额定最大电压范围内。
图5示出了IC设备中的包括根据本公开的某些方面配置或适配的触发电路518的ESD保护电路500的第一示例。在例示的示例中，S1晶体管502的源极紧密跟随电源轨510的上升电压，而当S3晶体管506接通时，S1晶体管502的栅极-源极电压522取决于电压分压器524(R1/R2)。在例示的示例中，触发电路518通过箝位两个晶体管(S2晶体管504和S3晶体管506)以防止跨保护电路500中的晶体管的结的无意电压降并且在一些实例中保护IC设备的其它部分来对ESD事件(表示为高电压ESD电流源520)作出响应。
触发电路518通过触发信号514将(例如)在I/O焊盘上产生的ESD电压的一部分施加到M1晶体管508的栅极输入端，从而接通M1晶体管508并且通过下拉耦合到S2晶体管504和S3晶体管506的栅极的使能信号514来关断(钳位)S1晶体管502和S2晶体管504。
触发电路518包括电容器分压器电路526，该电容器分压器电路具有耦合在IC设备的两个电压轨510、512之间的串联连接的电容器532、534。触发电路518所输出的触发信号516由串联连接的电容器532、534耦合到的公共节点540提供。触发信号516耦合到关断晶体管(M1晶体管508)，该关断晶体管被配置为在ESD事件期间通过将S2晶体管504和S3晶体管506的栅极拉到第二电压轨而断开S2晶体管504和S3晶体管506，该第二电压轨可以是Vss轨512。
触发信号516的电压与串联连接的电容器532、534的电容值的比率相关。例如，在当前示例中，触发信号516的电压(Vtrigger)可通过下式来确定：
串联连接的电容器532、534可具有显著低于常规ESD保护电路中使用的RC电路418(参见图4)中所需的电容424的电容值。因此，电容器532、534在IC设备上占据的面积显著小于常规RC电路418将占据的面积。
例如，电容器分压器电路526提供具有时间常数的触发信号516，该时间常数跟踪通过在I/O焊盘处引入的浪涌影响第一电压轨510(此处为VPP_PAD)的每个ESD事件的时间常数。根据本公开的一些方面，耦合到电容器分压器电路526的寄生电阻由于耦合到电容器分压器电路526的晶体管508、530的小物理尺寸而受到限制。与电容器分压器电路526相关联的所得低RC常数使得触发信号516能够紧密跟随Vss轨512上的ESD生成的浪涌电压。电容器分压器电路526具有实际上与浪涌电压相同的时间常数。
触发电路518包括被配置为在ESD事件期间断开的放电晶体管530(Mon晶体管)。在正常非ESD操作中，放电晶体管530接通并且确保串联连接的电容器532、534之间的公共节点540处的电压被拉到Vss轨512，从而断开放电晶体管530。放电晶体管530的栅极耦合到使用例如IC设备的内部电压轨生成的控制信号542。控制信号542可与第一电压轨510和第二电压轨512上的瞬变解耦。在一些实例中，控制信号542耦合到参考电压，该参考电压被配置为在第一电压轨510和第二电压轨512的电压幅值处于相应标称值时接通放电晶体管530。
当保护电路500中的电压响应于ESD浪涌而上升时，放电晶体管530断开。包括电阻536和电容538的RC网络528耦合到放电晶体管530的栅极并且可被配置为减轻ESD事件期间控制信号542中的电压上升。RC网络528减缓放电晶体管530的栅极的电压上升，从而防止或最小化串联连接的电容器532、534之间的公共节点540的过早放电。在一个示例中，RC网络528基于用于ESD放电的预期时间常数来配置。
图6示出了IC设备中的包括根据本公开的某些方面配置或适配的触发电路618的ESD保护电路600的第二示例。在例示的示例中，S1晶体管602的源极紧密跟随电源轨610的上升电压，而当S3晶体管606接通时，S1晶体管602的栅极-源极电压622取决于电压分压器624(R1/R2)。在例示的示例中，触发电路618通过箝位两个晶体管(S2晶体管604和S3晶体管606)以防止跨ESD保护电路600中以及在一些实例中IC设备的其它部分中的晶体管的结的无意电压降来对ESD事件(表示为高电压ESD电流源620)作出响应。
触发电路618通过触发信号614将(例如)在I/O焊盘上产生的ESD电压的一部分施加到M1晶体管608的栅极输入端，从而接通M1晶体管608并且通过下拉耦合到S2晶体管604和S3晶体管606的栅极的使能信号614来关断(钳位)S1晶体管602和S2晶体管604。
触发电路618包括电容器分压器电路626，该电容器分压器电路具有耦合在IC的两个电压轨610、612之间的串联连接的电容器632、634。触发电路618所输出的触发信号616由串联连接的电容器632、634耦合到的公共节点640提供。触发信号616耦合到关断晶体管(M1晶体管608)，该关断晶体管被配置为在ESD事件期间通过将S2晶体管604和S3晶体管606的栅极拉到第二电压轨而断开S2晶体管604和S3晶体管606，该第二电压轨可以是Vss轨612。
触发信号616的电压与串联连接的电容器632、634的电容值的比率相关。例如，在当前示例中，触发信号616的电压(Vtrigger)可通过下式来确定：
这些电容值可具有显著低于常规ESD保护电路中使用的RC电路418(参见图4)中所需的电容424的电容值。因此，电容器632、634在IC设备上占据的面积显著小于常规RC电路418将占据的面积。
例如，电容器分压器电路626提供具有时间常数的触发信号616，该时间常数跟踪通过在I/O焊盘处引入的浪涌影响第一电压轨610(VPP_PAD)的每个ESD事件的时间常数。根据本公开的一些方面，耦合到电容器分压器电路626的寄生电阻由于耦合到电容器分压器电路626的晶体管608、630的小物理尺寸而受到限制。与电容器分压器电路626相关联的所得低RC常数使得触发信号616能够紧密跟随Vss轨612上的ESD生成的浪涌电压。电容器分压器电路626具有实际上与浪涌电压相同的时间常数。
触发电路618包括被配置为在ESD事件期间断开的放电晶体管630(Mon晶体管)。在正常非ESD操作中，放电晶体管630接通并且确保串联连接的电容器632、634之间的公共节点640处的电压被拉到Vss轨612，从而断开放电晶体管630。在一些示例中，放电晶体管630的栅极耦合到使用IC设备的内部电压轨生成的控制信号642。控制信号642可与第一电压轨610和第二电压轨612上的瞬变解耦。在一些实例中，控制信号642耦合到参考电压，该参考电压被配置为在第一电压轨610和第二电压轨612的电压幅值处于相应标称值时接通放电晶体管630。当ESD保护电路600中的电压响应于ESD浪涌而上升时，放电晶体管630断开。放电电阻器636耦合到放电晶体管630的漏极并且可被配置为减轻ESD事件期间控制信号642中的电压上升。放电电阻器636充当退化电阻，该退化电阻增加在电容器分压器电路626的公共节点640处观察到的有效放电电阻并且通过限制流经放电晶体管630的电流来减缓串联连接的电容器632、634的放电速率。放电电阻器636的电阻值可被选择为减轻ESD事件期间放电晶体管630栅极电压的上升，并且防止中间节点的过早放电。
所例示的ESD保护电路500、600包括准确触发电路518、618，这些准确触发电路可跟踪表示PVT变化的限制的工艺角。触发电路518、618产生可在ESD事件期间紧密跟随浪涌电压的触发信号516、616。这种匹配ESD浪涌的时间常数的能力允许触发电路518、618缩放许多不同类型的ESD事件并且防止许多不同类型的ESD事件中的过电压。电容器分压器电路526、626提供电压分压器，该电压分压器可被配置为针对任何预期ESD事件将触发信号516、616的电压电平限制到额定值。触发电路518、618中的放电晶体管530、630确保电容器分压器电路626的可在公共节点540、640处测量的中间电压在正常操作期间放电，使得M1晶体管508、608不干扰相应ESD保护电路500、600的任务或预期操作。与常规基于RC的触发电路相比，触发电路518、618占据较小的面积。例如，常规基于RC的触发电路当被配置为与具有1μs时间常数的ESD浪涌电压一起使用时可预期占据IC设备的约1200μm2的面积，并且当被配置为与具有10μs时间常数的ESD浪涌电压一起使用时可预期占据IC设备的约7000μm2的面积。当需要其它电路来确保基于RC的触发电路的可靠性时，基于RC的触发电路可需要IC设备中的更大面积。根据本公开的某些方面配置的触发电路518或618可设置在小于400μm2的面积中，而不管ESD浪涌电压的时间常数如何。
在某些具体实施中，根据本公开的某些方面配置的触发电路具有串联连接的第一电容器和第二电容器，和控制设备。第一电容器连接到第一电压轨和公共节点，并且第二电容器连接到第二电压轨和公共节点。控制设备具有耦合到公共节点的第一端子和用于接收控制信号的控制端子。该控制信号可与第一电压轨和第二电压轨上的瞬变解耦。触发电路的输出端耦合到公共节点。
在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨和第二电压轨的电压幅值处于相应标称值时接通控制设备。控制设备可包括控制晶体管，诸如放电晶体管530或630。当控制晶体管接通时，触发输出端可具有由控制晶体管的源极-漏极电压确定的电压。
在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨或第二电压轨的电压幅值超过阈值最小电压时断开控制设备。在一个示例中，在ESD事件期间超过阈值最小电压。
在一个示例中，触发输出端具有与ESD事件期间第一电容器和第二电容器的电容值的比率相关的电压。在一个示例中，控制设备的控制端子通过电阻-电容电路耦合到控制信号。
在一个示例中，控制设备是nMOS晶体管。nMOS晶体管的源极可通过电阻耦合到第一电压轨或第二电压轨。在某些示例中，使用IC设备来实现装置。触发输出端可耦合到IC设备的输出电路中的晶体管。触发输出端可耦合到驱动集成电路设备的输出电路的晶体管。
图7是例示根据本文所公开的某些方面的用于触发静电放电保护电路的方法700的示例的流程图。该方法可涉及图5和图6中所例示的ESD保护电路的各种特征和方面。在框702处，可将电容器分压器电路配置为对第一电压轨和第二电压轨之间的电压差进行分压。第一电压轨可对应于图5和6中所示的第一电压轨510或610，并且第二电压轨可对应于图5和图6中所示的第二电压轨512或612。电容器分压器电路可包括在公共节点处串联连接的第一电容器和第二电容器。第一电容器可连接到第一电压轨，并且第二电容器可连接到第二电压轨。
在框704处，可将控制设备配置为对公共节点进行放电。在一些示例中，控制设备对应于图5和图6中所示的放电晶体管530或630。控制设备具有耦合到公共节点的第一端子和被配置为接收控制信号的控制端子。该控制信号可与第一电压轨和第二电压轨上的瞬变解耦。在框706处，将触发输出端耦合到公共节点。
在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨和第二电压轨的电压幅值处于相应标称值时接通控制设备。控制设备可包括控制晶体管，诸如放电晶体管530或630。当控制晶体管接通时，触发输出端可具有由控制晶体管的源极-漏极电压确定的电压。
在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨或第二电压轨的电压幅值超过阈值最小电压时断开控制设备。在一个示例中，在ESD事件期间超过阈值最小电压。
在一个示例中，触发输出端具有与ESD事件期间第一电容器和第二电容器的电容值的比率相关的电压。在一个示例中，控制设备的控制端子通过电阻-电容电路耦合到控制信号。
在一个示例中，控制设备是nMOS晶体管。nMOS晶体管的源极可通过电阻耦合到第一电压轨或第二电压轨。在某些示例中，使用IC设备来实现装置。触发输出端可耦合到IC设备的输出电路中的晶体管。触发输出端可耦合到驱动集成电路设备的输出电路的晶体管。
应当注意，本文任何示例性方面中所描述的操作步骤是为了提供示例而被描述的。所描述的操作可按除了所示出的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在多个不同步骤中执行。另外，可组合示例性方面中讨论的一个或多个操作步骤。将理解，如对本领域技术人员将显而易见的，可对在流程图中示出的操作步骤进行众多不同的修改。本领域技术人员将同样理解，可使用多种不同的技术和工艺中的任何一种来表示信息和信号。例如，在以上整个描述中提及的数据、指令、命令、信息、信号、位、码元和码片可以由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者它们的任何组合来表示。
上述方法的各种操作可以通过能够执行对应功能的任何合适的构件来执行。该构件可以包括各种硬件和/或软件部件和/或模块，包括但不限于电路、专用集成电路(ASIC)或处理器。通常，在存在附图中示出的操作的情况下，那些操作可以具有相应的带相似编号的对应构件加功能部件。在某些方面，执行本文所公开的某些功能的装置可包括用于对第一电压轨和第二电压轨之间的电压差进行分压的构件。用于对电压差进行分压的构件可包括在公共节点处串联连接的第一电容器和第二电容器。第一电容器可连接到第一电压轨，并且第二电容器可连接到第二电压轨。该装置可包括用于对公共节点进行选择性地放电的构件，该构件包括控制设备，该控制设备具有耦合到该公共节点的第一端子和被配置为接收控制信号的控制端子。该控制信号可与第一电压轨和第二电压轨上的瞬变解耦。触发输出端可耦合到公共节点。
在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨和第二电压轨的电压幅值处于相应标称值时接通控制设备。控制设备可包括控制晶体管，诸如放电晶体管530或630。当控制晶体管接通时，触发输出端可具有由控制晶体管的源极-漏极电压确定的电压。在某些示例中，控制信号耦合到参考电压，该参考电压被配置为在第一电压轨或第二电压轨的电压幅值超过阈值最小电压时断开控制设备。在一个示例中，在ESD事件期间超过阈值最小电压。
在一个示例中，触发输出端具有与ESD事件期间第一电容器和第二电容器的电容值的比率相关的电压。在一个示例中，控制设备的控制端子通过电阻-电容电路耦合到控制信号。
在一个示例中，控制设备是nMOS晶体管。nMOS晶体管的源极可通过电阻耦合到第一电压轨或第二电压轨。在某些示例中，使用IC设备来实现装置。触发输出端可耦合到IC设备的输出电路中的晶体管。触发输出端可耦合到驱动集成电路设备的输出电路的晶体管。
在以下带编号条款中描述了一些具体实施示例：
1.一种触发电路，该触发电路包括：串联连接的第一电容器和第二电容器，其中该第一电容器连接到第一电压轨和公共节点，并且其中该第二电容器连接到第二电压轨和该公共节点；控制设备，该控制设备具有耦合到该公共节点的第一端子和用于接收控制信号的控制端子，该控制信号与该第一电压轨和该第二电压轨上的瞬变解耦；和该触发电路的输出端，该输出端耦合到该公共节点。
2.根据条款1所述的触发电路，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨和该第二电压轨的电压幅值处于相应标称值时接通该控制设备。
3.根据条款2所述的触发电路，其中该控制设备包括控制晶体管，并且当该控制晶体管接通时，该触发电路的该输出端具有由该控制晶体管的源极-漏极电压确定的电压。
4.根据条款1至3中任一项所述的触发电路，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨或该第二电压轨的电压幅值超过阈值最小电压时断开该控制设备。
5.根据条款4所述的触发电路，其中在静电放电(ESD)事件期间超过该阈值最小电压。
6.根据条款1至5中任一项所述的触发电路，其中该触发电路的该输出端具有与ESD事件期间该第一电容器和该第二电容器的电容值的比率相关的电压。
7.根据条款1至6中任一项所述的触发电路，其中该控制设备的该控制端子通过电阻-电容电路耦合到该控制信号。
8.根据条款1至7中任一项所述的触发电路，其中该控制设备包括n型金属氧化物半导体(nMOS)晶体管，该nMOS晶体管的源极通过电阻耦合到该第一电压轨或该第二电压轨。
9.根据条款1至8中任一项所述的触发电路，其中该触发电路设置在集成电路设备中，并且其中该触发电路的该输出端耦合到该集成电路设备的输出电路中的晶体管。
10.根据条款1至9中任一项所述的触发电路，其中该触发电路设置在集成电路设备中，并且其中该触发电路的该输出端耦合到驱动该集成电路设备的输出电路的晶体管。
11.一种装置，所述装置包括：用于驱动集成电路设备的输入/输出焊盘的构件；用于对第一电压轨和第二电压轨之间的电压差进行分压的构件，用于对该电压差进行分压的该构件包括在公共节点处串联连接的第一电容器和第二电容器，其中该第一电容器连接到该第一电压轨，并且其中该第二电容器连接到该第二电压轨；用于对该公共节点进行选择性地放电的构件，用于对该公共节点进行选择性地放电的该构件包括控制设备，该控制设备具有耦合到该公共节点的第一端子和被配置为接收控制信号的控制端子，该控制信号与该第一电压轨和该第二电压轨上的瞬变解耦；和触发输出端，该触发输出端耦合到该公共节点。
12.根据条款11所述的装置，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨和该第二电压轨的电压幅值处于相应标称值时接通该控制设备。
13.根据条款12所述的装置，其中该控制设备包括控制晶体管，并且
当该控制晶体管接通时，该触发输出端具有由该控制晶体管的源极-漏极电压确定的电压。
14.根据条款11至13中任一项所述的装置，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨或该第二电压轨的电压幅值超过阈值最小电压时断开该控制设备。
15.根据条款14所述的装置，其中在静电放电(ESD)事件期间超过该阈值最小电压。
16.根据条款11至15中任一项所述的装置，其中该触发输出端具有与ESD事件期间该第一电容器和该第二电容器的电容值的比率相关的电压。
17.根据条款11至16中任一项所述的装置，其中该控制设备的该控制端子通过电阻-电容电路耦合到该控制信号。
18.根据条款15至17中任一项所述的装置，其中该控制设备包括n型金属氧化物半导体(nMOS)晶体管，该nMOS晶体管的源极通过电阻耦合到该第一电压轨或该第二电压轨。
19.根据条款15至18中任一项所述的装置，其中该装置包括集成电路设备，并且其中该触发输出端耦合到该集成电路设备的输出电路中的晶体管。
20.根据条款15至19中任一项所述的装置，其中该装置包括集成电路设备，并且其中该触发输出端耦合到驱动该集成电路设备的输出电路的晶体管。
21.一种用于触发静电放电保护电路的方法，该方法包括：将电容器分压器电路配置为对第一电压轨和第二电压轨之间的电压差进行分压，该电容器分压器电路包括在公共节点处串联连接的第一电容器和第二电容器，其中该第一电容器连接到该第一电压轨，并且其中该第二电容器连接到该第二电压轨；将控制设备配置为对该公共节点进行放电，该控制设备具有耦合到该公共节点的第一端子和被配置为接收控制信号的控制端子，该控制信号与该第一电压轨和该第二电压轨上的瞬变解耦；以及将触发输出端耦合到该公共节点。
22.根据条款21所述的方法，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨和该第二电压轨的电压幅值处于相应标称值时接通该控制设备。
23.根据条款22所述的方法，其中该控制设备包括控制晶体管，并且
当该控制晶体管接通时，该触发输出端具有由该控制晶体管的源极-漏极电压确定的电压。
24.根据条款21至23中任一项所述的方法，其中该控制信号耦合到参考电压，该参考电压被配置为在该第一电压轨或该第二电压轨的电压幅值超过阈值最小电压时断开该控制设备。
25.根据条款24所述的方法，其中在静电放电(ESD)事件期间超过该阈值最小电压。
26.根据条款21至25中任一项所述的方法，其中该触发输出端具有与ESD事件期间该第一电容器和该第二电容器的电容值的比率相关的电压。
27.根据条款21至26中任一项所述的方法，其中该控制设备的该控制端子通过电阻-电容电路耦合到该控制信号。
28.根据条款21至27中任一项所述的方法，其中该控制设备包括n型金属氧化物半导体(nMOS)晶体管，该nMOS晶体管的源极通过电阻耦合到该第一电压轨或该第二电压轨。
29.根据条款21至28中任一项所述的方法，其中该装置包括集成电路设备，并且其中该触发输出端耦合到该集成电路设备的输出电路中的晶体管。
30.根据条款21至29中任一项所述的方法，其中该装置包括集成电路设备，并且其中该触发输出端耦合到驱动该集成电路设备的输出电路的晶体管。
如本文所使用的，提到条目列表“中的至少一者”的短语，指代这些条目的任意组合(其包括单一成员)。作为示例，“a、b或c中的至少一者”旨在覆盖：a、b、c、a-b、a-c、b-c、和a-b-c，以及具有多个相同元素的任何组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c、和c-c-c，或者a、b和c的任何其他排序)。
提供本公开是为使得本领域任何技术人员皆能够制作或使用本公开的各方面。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且本文定义的一般原理可以应用于其他变型而不脱离本公开的精神或范围。因此，本公开内容不旨在受限于本文描述的示例和设计，而是要符合与本文所公开的原则和新颖性特征相一致的最宽的范围。

Claims (30)

1.一种触发电路，所述触发电路包括：
串联连接的第一电容器和第二电容器，其中所述第一电容器连接到第一电压轨和公共节点，并且其中所述第二电容器连接到第二电压轨和所述公共节点；
控制设备，所述控制设备具有耦合到所述公共节点的第一端子和用于接收控制信号的控制端子，所述控制信号与所述第一电压轨和所述第二电压轨上的瞬变解耦；和
所述触发电路的输出端，所述输出端耦合到所述公共节点。
2.根据权利要求1所述的触发电路，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨和所述第二电压轨的电压幅值处于相应标称值时接通所述控制设备。
3.根据权利要求2所述的触发电路，其中所述控制设备包括控制晶体管，并且当所述控制晶体管接通时，所述触发电路的所述输出端具有由所述控制晶体管的源极-漏极电压确定的电压。
4.根据权利要求1所述的触发电路，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨或所述第二电压轨的电压幅值超过阈值最小电压时断开所述控制设备。
5.根据权利要求4所述的触发电路，其中在静电放电(ESD)事件期间超过所述阈值最小电压。
6.根据权利要求1所述的触发电路，其中所述触发电路的所述输出端具有与ESD事件期间所述第一电容器和所述第二电容器的电容值的比率相关的电压。
7.根据权利要求1所述的触发电路，其中所述控制设备的所述控制端子通过电阻-电容电路耦合到所述控制信号。
8.根据权利要求1所述的触发电路，其中所述控制设备包括n型金属氧化物半导体(nMOS)晶体管，所述nMOS晶体管的源极通过电阻耦合到所述第一电压轨或所述第二电压轨。
9.根据权利要求1所述的触发电路，其中所述触发电路设置在集成电路设备中，并且其中所述触发电路的所述输出端耦合到所述集成电路设备的输出电路中的晶体管。
10.根据权利要求1所述的触发电路，其中所述触发电路设置在集成电路设备中，并且其中所述触发电路的所述输出端耦合到驱动所述集成电路设备的输出电路的晶体管。
11.一种装置，所述装置包括：
用于对第一电压轨和第二电压轨之间的电压差进行分压的构件，用于对所述电压差进行分压的所述构件包括在公共节点处串联连接的第一电容器和第二电容器，其中所述第一电容器连接到所述第一电压轨，并且其中所述第二电容器连接到所述第二电压轨；
用于对所述公共节点进行选择性地放电的构件，用于对所述公共节点进行选择性地放电的所述构件包括控制设备，所述控制设备具有耦合到所述公共节点的第一端子和被配置为接收控制信号的控制端子，所述控制信号与所述第一电压轨和所述第二电压轨上的瞬变解耦；和
触发输出端，所述触发输出端耦合到所述公共节点。
12.根据权利要求11所述的装置，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨和所述第二电压轨的电压幅值处于相应标称值时接通所述控制设备。
13.根据权利要求12所述的装置，其中所述控制设备包括控制晶体管，并且当所述控制晶体管接通时，所述触发输出端具有由所述控制晶体管的源极-漏极电压确定的电压。
14.根据权利要求11所述的装置，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨或所述第二电压轨的电压幅值超过阈值最小电压时断开所述控制设备。
15.根据权利要求14所述的装置，其中在静电放电(ESD)事件期间超过所述阈值最小电压。
16.根据权利要求11所述的装置，其中所述触发输出端具有与ESD事件期间所述第一电容器和所述第二电容器的电容值的比率相关的电压。
17.根据权利要求11所述的装置，其中所述控制设备的所述控制端子通过电阻-电容电路耦合到所述控制信号。
18.根据权利要求11所述的装置，其中所述控制设备包括n型金属氧化物半导体(nMOS)晶体管，所述nMOS晶体管的源极通过电阻耦合到所述第一电压轨或所述第二电压轨。
19.根据权利要求11所述的装置，其中所述装置包括集成电路设备，并且其中所述触发输出端耦合到所述集成电路设备的输出电路中的晶体管。
20.根据权利要求11所述的装置，其中所述装置包括集成电路设备，并且其中所述触发输出端耦合到驱动所述集成电路设备的输出电路的晶体管。
21.一种用于触发静电放电保护电路的方法，所述方法包括：
将电容器分压器电路配置为对第一电压轨和第二电压轨之间的电压差进行分压，所述电容器分压器电路包括在公共节点处串联连接的第一电容器和第二电容器，其中所述第一电容器连接到所述第一电压轨，并且其中所述第二电容器连接到所述第二电压轨；
将控制设备配置为对所述公共节点进行放电，所述控制设备具有耦合到所述公共节点的第一端子和被配置为接收控制信号的控制端子，所述控制信号与所述第一电压轨和所述第二电压轨上的瞬变解耦；以及
将触发输出端耦合到所述公共节点。
22.根据权利要求21所述的方法，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨和所述第二电压轨的电压幅值处于相应标称值时接通所述控制设备。
23.根据权利要求22所述的方法，其中所述控制设备包括控制晶体管，并且当所述控制晶体管接通时，所述触发输出端具有由所述控制晶体管的源极-漏极电压确定的电压。
24.根据权利要求21所述的方法，其中所述控制信号耦合到参考电压，所述参考电压被配置为在所述第一电压轨或所述第二电压轨的电压幅值超过阈值最小电压时断开所述控制设备。
25.根据权利要求24所述的方法，其中在静电放电(ESD)事件期间超过所述阈值最小电压。
26.根据权利要求21所述的方法，其中所述触发输出端具有与ESD事件期间所述第一电容器和所述第二电容器的电容值的比率相关的电压。
27.根据权利要求21所述的方法，其中所述控制设备的所述控制端子通过电阻-电容电路耦合到所述控制信号。
28.根据权利要求21所述的方法，其中所述控制设备包括n型金属氧化物半导体(nMOS)晶体管，所述nMOS晶体管的源极通过电阻耦合到所述第一电压轨或所述第二电压轨。
29.根据权利要求21所述的方法，其中所述静电放电保护电路包括在集成电路设备中，并且其中所述触发输出端耦合到所述集成电路设备的输出电路中的晶体管。
30.根据权利要求21所述的方法，其中所述静电放电保护电路包括在集成电路设备中，并且其中所述触发输出端耦合到驱动所述集成电路设备的输出电路的晶体管。
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