CN118210218A - 一种基于时间幅度转换的时间间隔测量装置 - Google Patents

Abstract

本发明公开了一种基于时间幅度转换的时间间隔测量装置，先根据上位机发出的控制字产生控制信号，用于控制装置运行；然后采用FPGA控制模拟通道，测量通道延时τ_AB或者τ_BA，并完成输入信号预处理；接着，波形比较变换将模拟通道的输出信号整形成FPGA能够正确处理的待测脉冲信号，再通过FPGA对待测脉冲信号进行时间粗计数、亚周期时间提取、亚周期时间脉冲展宽和误差校正，最后通过时间幅度转换单元采样量化。

Description

一种基于时间幅度转换的时间间隔测量装置

技术领域

本发明属于信号测量及处理技术领域，更为具体地讲，涉及一种基于时间幅度转换的时间间隔测量装置。

背景技术

时间间隔测量装置在高能物理实验、雷达识别、时频测量、集成电路测试等诸多领域有着广泛的应用。时间间隔是一个持续过程的概念，是两个时刻间的一段时间。时间间隔测量也称为测时。时间间隔测量装置需要满足一定的精度需求，早期的时间测量装置原理较为简单，与频率测量类似，依靠时域直接计数法的原理，通过对标准参考时钟计数，得到一段时间内计数时钟的个数，根据标准时钟周期与计数值计算得出时间间隔的测量值。该方法特点是测量实现简单便捷，测量分辨率与计数时钟频率成正比。受器件材料、工艺等因素影响，参考计数时钟频率存在上限值，基于参考时钟计数方法的测量分辨率和精度不能优于一个计数时钟周期，因此该方法提升测量分辨率和精度有限。随着技术的发展，当代的时间间隔测量装置，测量分辨率和精度不断提高，测量所需时间逐渐缩短，能够适应和满足各类电子设备日益增长的时间及时间间隔测量指标需求。

此外，时间间隔测量装置还需要具备一定的实时校正能力，以保持各项技术功能正常运作以及参数指标符合要求。传统的时间间隔测量装置通常采用直接计数法进行测量，或者是采用游标法、数字器件抽头延迟法来改善测量分辨率及精度，这些方法存在测量精度相较低，测量时间相较长，成本较高等缺点。更重要的是，该类装置缺乏实时校正能力，当测量环境变化导致装置参数变化后，可能进一步导致时间间隔测量精度下降等问题，无法适应现今时间间隔测量需求。因此，充分利用时间间隔测量装置内部的硬件资源，设计一种具有高分辨率和高精度，同时应具备实时校正能力的时间间隔测量装置，具有重要的理论意义和工程应用价值。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于时间幅度转换的时间间隔测量装置，利用现场可编程门阵列(FPGA)作为时间间隔测量装置的核心器件，完成被测信号的高精度时间间隔测量和校正。

为实现上述发明目的，本发明一种基于时间幅度转换的时间间隔测量装置，其特征在于，包括：信号预处理单元、波形比较变换单元、时间幅度转换单元、可编程逻辑阵列FPGA和上位机；

所述信号预处理单元包含A、B两个模拟通道，用于对输入信号进行调理，并根据FPGA发送的控制信号设置A、B两个模拟通道的测量时间间隔；

上位机发送的控制信号至预处理单元，然后控制预处理单元设置基准通道，当预处理单元设置模拟通道A为基准通道时，设置模拟通道B相对于模拟通道A的测量时间间隔τ_AB；反之，设置模拟通道A相对于模拟通道B的测量时间间隔τ_BA；

所述波形比较变换单元，包含迟滞比较器和电平转换器；

接收来自FPGA的控制信号，并控制迟滞比较器的触发电平，使A、B两个模拟通道的输入信号经过迟滞比较器后得到时间间隔长度关系不变的两路差分脉冲信号，两路差分脉冲信号再经过电平转换器的电平转换后，得到边沿陡峭且能够被FPGA接收的两路待测脉冲信号；

所述FPGA包括时间间隔测量模块、控制单元、亚周期时间展宽模块和数据整合模块；其中，时间间隔测量模块又包括分频延迟模块、亚周期时间提取模块、误差校正模块和粗计数模块；

两路待测脉冲信号输入至FPGA后，通过分频延迟模块对两路待测脉冲信号进行分频延时处理，其处理过程为：先对两路待测脉冲信号分频，降低频率；再以信号预处理单元中基准通道的输入信号作为标准，对另一通道的输入信号通过分频延迟链作固定延时T_delay处理，从而得到时序正确且可用于测量零时间间隔的两路脉冲信号，记为脉冲信号S_a和脉冲信号S_b；然后将脉冲信号S_a和S_b输入至粗计数模块，将固定延时T_delay输入至误差校正模块；

在粗计数模块中，将脉冲信号S_a和S_b进行逻辑与操作，得到原闸门信号S_OriG；将控制单元输出的控制信号S_En与原闸门信号S_Ori进行逻辑与操作，得到待测时间间隔信号S_TI，待测时间间隔信号S_TI上的每个脉冲脉宽正好为测量时间间隔τ，τ∈(τ_AB,τ_BA)；将待测时间间隔信号S_TI与FPGA内部的标准时钟CLK进行同步，得到用于粗计数拓宽测量范围的同步闸门脉冲，其闸门宽度T_Rg；当同步闸门脉冲上升沿到来时，在闸门宽度T_Rg内，利用计数器对同步闸门脉冲的脉宽进行计数，得到粗计数值N₀，并将粗计数值发送给数据整合模块；另外，将待测时间间隔信号S_TI与同步闸门脉冲发送给亚周期时间提取模块；

在亚周期时间提取模块中，将待测时间间隔信号S_TI与同步闸门脉冲进行异或处理，得到亚周期时间脉冲，然后输入至亚周期展宽模块；

所述亚周期展宽模块拓宽亚周期时间脉冲上的前沿亚周期时间T_SubFr和后沿亚周期时间T_SubRe；

亚周期时间展宽模块将前沿亚周期时间T_SubFr展宽数个标准时钟周期，得到脉宽为T_ExtFr的展宽脉冲S_ExtFr；另外周期展宽模块通过内部的标准时钟CLK对前沿亚周期展宽时间T_ExtFr处理，生成代表脉宽下限T_FlLiFr的展宽脉冲S_FlLiFr和代表脉宽上限T_UpLiFr的展宽脉冲S_UpLiFr，然后将展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr输入至时间幅度转换单元；

另外，亚周期时间展宽模块将后沿亚周期时间T_SubRe展宽数个标准时钟周期，得到脉宽为T_ExtRe的展宽脉冲S_ExtRe；另外周期展宽模块通过内部的标准时钟CLK对后沿亚周期展宽时间T_ExtRe处理，生成代表脉宽下限T_FlLiRe的展宽脉冲S_FlLiRe和代表脉宽上限T_UpLiRe的展宽脉冲S_UpLiRe，然后将展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe输入至时间幅度转换单元；

在误差校正模块中，FPGA根据固有延时T_Delay生成标准延迟链，产生校正脉冲S_Delay；另外，FPGA通过内部的标准时钟CLK对固有延时T_Delay处理，生成代表脉宽下限T_FlLi的校正脉冲S_FlLi和代表脉宽上限T_UpLi的校正脉冲S_UpLi，然后将校正脉冲S_Delay、S_FlLi、S_UpLi输入至时间幅度转换单元；

所述时间幅度转换单元包括充放电单元和ADC；时间幅度转换单元单次工作流程依次为充电、采样、放电，具体过程为：充放电单元接收来自FPGA的控制信号，并依次控制各路脉冲分别对充放电单元中的电容进行线性充电，当电容充电完成后，控制ADC对充电结果进行采样，再将采样结果反馈给至FPGA；采样结束后立即控制充放电单元中的电容进行完全放电；

单次工作结束后采样一组电压数字量，其中，利用展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr依次进行线性充电后，采样出电压数字量N_ExtFr、N_FlLiFr和N_UpLiFr；利用展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe依次进行线性充电后，采样出电压数字量N_ExtRe、N_FlLiRe和N_UpLiRe；利用校正脉冲S_Delay、S_FlLi、S_UpLi依次进行线性充电后，采样出电压数字量N_Delay、N_FlLi和N_UpLi；

最后，时间幅度转换单元将所测得的电压数字量打包发送给数据整合模块；

所述数据整合模块将粗计数数据与电压数字量包一起发送给上位机；

所述上位机一方面通过下发控制字到FPGA的控制单元，通过控制单元参数对应的控制信号来控制整个装置的工作；另一面，上位机根据粗计数数据和电压数字量包计算最终的测量时间间隔τ：

其中，T₀为标准延迟链与分频信号延迟链的延时差异。

本发明的发明目的是这样实现的：

本发明基于时间幅度转换的时间间隔测量装置，先根据上位机发出的控制字产生控制信号，用于控制装置运行；然后采用FPGA控制模拟通道，测量通道延时τ_AB或者τ_BA，并完成输入信号预处理；接着，波形比较变换将模拟通道的输出信号整形成FPGA能够正确处理的待测脉冲信号，再通过FPGA对待测脉冲信号进行时间粗计数、亚周期时间提取、亚周期时间脉冲展宽和误差校正，最后通过时间幅度转换单元采样量化。

同时，本发明基于时间幅度转换的时间间隔测量装置还具有以下有益效果：

(1)、本发明所采用的时间幅度转换测量方式测量精度高，测量分辨率高，结合粗计数能够测量大范围的时间间隔，测量范围广；

(2)、基于FPGA可编程逻辑器件和上位机测试软件可以方便的进行功能扩展和升级，具有更优秀的测试环境适应性；

(3)、本发明有出色的信号调理能力，可处理频率变化范围广，幅度变化大的信号，高效的设计保证了低成本的支出；

(4)、本发明对误差实时校正，可准确量化环境因素带来的影响，具有更高的测量稳定性和准确度。

附图说明

图1是本发明基于时间幅度转换的时间间隔测量装置图；

图2是本发明基于时间幅度转换的时间间隔测量装置时间间隔提取时序图；

图3是本发明基于时间幅度转换的时间间隔测量装置充电脉冲时序图；

图4是本发明基于时间幅度转换的时间间隔测量装置误差校正时序图；

图5是本发明基于时间幅度转换的时间间隔测量装置时间幅度转换电路图；

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明基于时间幅度转换的时间间隔测量装置。

在本实施例中，如图1所示，本发明一种基于时间幅度转换的时间间隔测量装置，包括：信号预处理单元、波形比较变换单元、时间幅度转换单元、可编程逻辑阵列FPGA和上位机；

在本实施例中，信号预处理单元包含A、B两个用于时间间隔测量的信号输入模拟通道，用于对输入信号进行调理，信号调理过程包括：阻抗匹配、增益控制、交直流耦合、信号补偿和信号分配等，阻抗匹配可根据输入信号频率选择1MΩ或者50Ω模式，增益控制可根据输入信号幅度控制是否衰减，交直流耦合可控制交流信号和直流信号的通过，信号补偿通过高低频路径分离原理设计实现，信号分配根据FPGA发送的控制信号设置A、B两个模拟通道的测量时间间隔；

上位机发送的控制信号至预处理单元，然后控制预处理单元设置基准通道，当预处理单元设置模拟通道A为基准通道时，设置模拟通道B相对于模拟通道A的测量时间间隔τ_AB；反之，设置模拟通道A相对于模拟通道B的测量时间间隔τ_BA；

波形比较变换单元，包含迟滞比较器和电平转换器；

接收来自FPGA的控制信号，并控制迟滞比较器的触发电平，使A、B两个模拟通道的输入信号经过迟滞比较器后得到时间间隔长度关系不变的两路差分脉冲信号，两路差分脉冲信号再经过电平转换器将ECL电平转换为LVECL电平，得到边沿陡峭且能够被FPGA接收的两路待测脉冲信号；

FPGA包括时间间隔测量模块、控制单元、亚周期时间展宽模块和数据整合模块；其中，时间间隔测量模块又包括分频延迟模块、亚周期时间提取模块、误差校正模块和粗计数模块；

两路待测脉冲信号输入至FPGA后，通过分频延迟模块对两路待测脉冲信号进行分频延时处理，其处理过程为：先对两路待测脉冲信号分频，降低频率；再以信号预处理单元中基准通道的输入信号作为标准，对另一通道的输入信号通过分频延迟链作固定延时T_delay处理，从而得到时序正确且可用于测量零时间间隔的两路脉冲信号，记为脉冲信号S_a和脉冲信号S_b；然后将脉冲信号S_a和S_b输入至粗计数模块，将固定延时T_delay输入至误差校正模块；

在本实施例中，因高频信号经延时处理会导致时序关系错误，为保证系统工作时序正确，需先在延时处理前面对两路待测脉冲信号分频降低频率，分频操作并不会改变两路信号相对测量时间间隔τ，且有如下关系：

测量时间间隔τ与待测脉冲信号的周期T_x的关系如公式(1)所示。

τ≤T_x (1)

测量时间间隔τ添加固定延时T_delay后与待测脉冲信号分频后的周期T_d的关系如公式(2)所示。

τ+T_delay≤T_d＝nT_x (2)

其中，n为正整数；

由公式(1)和公式(2)可得如下关系：

当延时T_delay一定，需根据输入信号频率大小，留足时序裕度，将低频率信号进行较小倍数的分频，将高频率信号进行较大倍数的分频，以解决时序关系错误问题，同时也使得装置能够测量高频率输入信号的时间间隔。

在粗计数模块中，如图2所示，将脉冲信号S_a和S_b进行逻辑与操作，得到原闸门信号S_OriG；将控制单元输出的控制信号S_En与原闸门信号S_Ori进行逻辑与操作，得到待测时间间隔信号S_TI，待测时间间隔信号S_TI上的每个脉冲脉宽正好为测量时间间隔τ，τ∈(τ_AB,τ_BA)；将待测时间间隔信号S_TI与FPGA内部的标准时钟CLK进行同步，得到用于粗计数拓宽测量范围的同步闸门脉冲，其闸门宽度T_Rg；当同步闸门脉冲上升沿到来时，在闸门宽度T_Rg内，利用计数器对同步闸门脉冲的脉宽进行计数，得到粗计数值N₀，并将粗计数值发送给数据整合模块；另外，将待测时间间隔信号S_TI与同步闸门脉冲发送给亚周期时间提取模块；

在亚周期时间提取模块中，将待测时间间隔信号S_TI与同步闸门脉冲进行异或处理，得到亚周期时间脉冲，然后输入至亚周期展宽模块；

所述亚周期展宽模块拓宽亚周期时间脉冲上的前沿亚周期时间T_SubFr和后沿亚周期时间T_SubRe；

如图3所示，亚周期时间展宽模块将前沿亚周期时间T_SubFr展宽数个标准时钟周期，得到脉宽为T_ExtFr的展宽脉冲S_ExtFr；另外周期展宽模块通过内部的标准时钟CLK对前沿亚周期展宽时间T_ExtFr处理，生成代表脉宽下限T_FlLiFr的展宽脉冲S_FlLiFr和代表脉宽上限T_UpLiFr的展宽脉冲S_UpLiFr，然后将展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr输入至时间幅度转换单元；

另外，如图3所示，亚周期时间展宽模块将后沿亚周期时间T_SubRe展宽数个标准时钟周期，得到脉宽为T_ExtRe的展宽脉冲S_ExtRe；另外周期展宽模块通过内部的标准时钟CLK对后沿亚周期展宽时间T_ExtRe处理，生成代表脉宽下限T_FlLiRe的展宽脉冲S_FlLiRe和代表脉宽上限T_UpLiRe的展宽脉冲S_UpLiRe，然后将展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe输入至时间幅度转换单元；

如图4所示，在误差校正模块中，FPGA根据固有延时T_Delay生成校正脉冲S_Delay；另外，FPGA通过内部的标准时钟CLK对固有延时T_Delay处理，生成代表脉宽下限T_FlLi的校正脉冲S_FlLi和代表脉宽上限T_UpLi的校正脉冲S_UpLi，然后将校正脉冲S_Delay、S_FlLi、S_UpLi输入至时间幅度转换单元；

如图5所示，时间幅度转换单元包括充放电单元和ADC；时间幅度转换单元单次工作流程依次为充电、采样、放电，具体过程为：充放电单元接收来自FPGA的控制信号，并依次控制各路脉冲分别对充放电单元中的电容进行线性充电，当电容充电完成后，控制ADC对充电结果进行采样，再将采样结果反馈给至FPGA；采样结束后立即控制充放电单元中的电容进行完全放电；

单次工作结束后采样一组电压数字量。其中，如图3所示，利用展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr依次进行线性充电后，采样出电压数字量N_ExtFr、N_FlLiFr和N_UpLiFr；利用展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe依次进行线性充电后，采样出电压数字量N_ExtRe、N_FlLiRe和N_UpLiRe；如图4所示，利用校正脉冲S_Delay、S_FlLi、S_UpLi依次进行线性充电后，采样出电压数字量N_Delay、N_FlLi和N_UpLi；

最后，时间幅度转换单元将所测得的电压数字量打包发送给数据整合模块；

数据整合模块将粗计数数据与电压数字量包一起发送给上位机；

上位机一方面通过下发控制字到FPGA的控制单元，通过控制单元参数对应的控制信号来控制整个装置的工作；另一面，上位机根据粗计数数据和电压数字量包计算最终的测量时间间隔τ：

其中，T₀为标准延迟链与分频信号延迟链的延时差异。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种基于时间幅度转换的时间间隔测量装置，其特征在于，包括：信号预处理单元、波形比较变换单元、时间幅度转换单元、可编程逻辑阵列FPGA和上位机；

所述信号预处理单元包含A、B两个模拟通道，用于对输入信号进行调理，并根据FPGA发送的控制信号设置A、B两个模拟通道的测量时间间隔；

上位机发送的控制信号至预处理单元，然后控制预处理单元设置基准通道，当预处理单元设置模拟通道A为基准通道时，设置模拟通道B相对于模拟通道A的测量时间间隔τ_AB；反之，设置模拟通道A相对于模拟通道B的测量时间间隔τ_BA；

所述波形比较变换单元，包含迟滞比较器和电平转换器；

接收来自FPGA的控制信号，并控制迟滞比较器的触发电平，使A、B两个模拟通道的输入信号经过迟滞比较器后得到时间间隔长度关系不变的两路差分脉冲信号，两路差分脉冲信号再经过电平转换器的电平转换后，得到边沿陡峭且能够被FPGA接收的两路待测脉冲信号；

所述FPGA包括时间间隔测量模块、控制单元、亚周期时间展宽模块和数据整合模块；其中，时间间隔测量模块又包括分频延迟模块、亚周期时间提取模块、误差校正模块和粗计数模块；

两路待测脉冲信号输入至FPGA后，通过分频延迟模块对两路待测脉冲信号进行分频延时处理，其处理过程为：先对两路待测脉冲信号分频，降低频率；再以信号预处理单元中基准通道的输入信号作为标准，对另一通道的输入信号通过分频延迟链作固定延时T_delay处理，从而得到时序正确且可用于测量零时间间隔的两路脉冲信号，记为脉冲信号S_a和脉冲信号S_b；然后将脉冲信号S_a和S_b输入至粗计数模块，将固定延时T_delay输入至误差校正模块；

在粗计数模块中，将脉冲信号S_a和S_b进行逻辑与操作，得到原闸门信号S_OriG；将控制单元输出的控制信号S_En与原闸门信号S_Ori进行逻辑与操作，得到待测时间间隔信号S_TI，待测时间间隔信号S_TI上的每个脉冲脉宽正好为测量时间间隔τ，τ∈(τ_AB,τ_BA)；将待测时间间隔信号S_TI与FPGA内部的标准时钟CLK进行同步，得到用于粗计数拓宽测量范围的同步闸门脉冲，其闸门宽度T_Rg；当同步闸门脉冲上升沿到来时，在闸门宽度T_Rg内，利用计数器对同步闸门脉冲的脉宽进行计数，得到粗计数值N₀，并将粗计数值发送给数据整合模块；另外，将待测时间间隔信号S_TI与同步闸门脉冲发送给亚周期时间提取模块；

在亚周期时间提取模块中，将待测时间间隔信号S_TI与同步闸门脉冲进行异或处理，得到亚周期时间脉冲，然后输入至亚周期展宽模块；

所述亚周期展宽模块拓宽亚周期时间脉冲上的前沿亚周期时间T_SubFr和后沿亚周期时间T_SubRe；

亚周期时间展宽模块将前沿亚周期时间T_SubFr展宽数个标准时钟周期，得到脉宽为T_ExtFr的展宽脉冲S_ExtFr；另外周期展宽模块通过内部的标准时钟CLK对前沿亚周期展宽时间T_ExtFr处理，生成代表脉宽下限T_FlLiFr的展宽脉冲S_FlLiFr和代表脉宽上限T_UpLiFr的展宽脉冲S_UpLiFr，然后将展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr输入至时间幅度转换单元；

另外，亚周期时间展宽模块将后沿亚周期时间T_SubRe展宽数个标准时钟周期，得到脉宽为T_ExtRe的展宽脉冲S_ExtRe；另外周期展宽模块通过内部的标准时钟CLK对后沿亚周期展宽时间T_ExtRe处理，生成代表脉宽下限T_FlLiRe的展宽脉冲S_FlLiRe和代表脉宽上限T_UpLiRe的展宽脉冲S_UpLiRe，然后将展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe输入至时间幅度转换单元；

在误差校正模块中，FPGA根据固有延时T_Delay生成标准延迟链，产生校正脉冲S_Delay；另外，FPGA通过内部的标准时钟CLK对固有延时T_Delay处理，生成代表脉宽下限T_FlLi的校正脉冲S_FlLi和代表脉宽上限T_UpLi的校正脉冲S_UpLi，然后将校正脉冲S_Delay、S_FlLi、S_UpLi输入至时间幅度转换单元；

所述时间幅度转换单元包括充放电单元和ADC；时间幅度转换单元单次工作流程依次为充电、采样、放电，具体过程为：充放电单元接收来自FPGA的控制信号，并依次控制各路脉冲分别对充放电单元中的电容进行线性充电，当电容充电完成后，控制ADC对充电结果进行采样，再将采样结果反馈给至FPGA；采样结束后立即控制充放电单元中的电容进行完全放电；

单次工作结束后采样一组电压数字量，其中，利用展宽脉冲S_ExtFr、S_FlLiFr、S_UpLiFr依次进行线性充电后，采样出电压数字量N_ExtFr、N_FlLiFr和N_UpLiFr；利用展宽脉冲S_ExtRe、S_FlLiRe、S_UpLiRe依次进行线性充电后，采样出电压数字量N_ExtRe、N_FlLiRe和N_UpLiRe；利用校正脉冲S_Delay、S_FlLi、S_UpLi依次进行线性充电后，采样出电压数字量N_Delay、N_FlLi和N_UpLi；

最后，时间幅度转换单元将所测得的电压数字量打包发送给数据整合模块；

所述数据整合模块将粗计数数据与电压数字量包一起发送给上位机；

所述上位机一方面通过下发控制字到FPGA的控制单元，通过控制单元参数对应的控制信号来控制整个装置的工作；另一面，上位机根据粗计数数据和电压数字量包计算最终的测量时间间隔τ：

其中，T₀为标准延迟链与分频信号延迟链的延时差异。